[发明专利]一种沟槽结构结势垒肖特基二极管

说明书

本发明涉及一种沟槽结构结势垒肖特基二极管，自上而下依次包括阳极电极层、隔离介质层、N‑外延层、N+衬底层和阴极电极层，其中，在N‑外延层的上表面开设有多个沟槽结构，在沟槽结构的内部形成有P型离子注入区；相邻沟槽结构的间距从N‑外延层的上表面中心至边缘减小，且多个P型离子注入区的形状尺寸均相同。本发明的沟槽结构结势垒肖特基二极管相邻沟槽结构的间距从中心至边缘呈减小趋势，从而在保证反向漏电流的前提下，改善了器件正向工作时的导通电阻特性，提高了器件的性能和可靠性。

技术领域

本发明属于电子元器件技术领域，具体涉及一种沟槽结构结势垒肖特基二极管。

背景技术

肖特基势垒二极管是利用金属与半导体之间的接触势垒进行工作的器件，适合在低压和大电流输出场合用作高频整流、检波和混频，在高速逻辑电路中用作箝位。结势垒肖特基二极管(Juction barrier Schottky，JBS)是在普通肖特基二极管的漂移区集成了多个PN结栅的器件。在功率电子领域中，JBS二极管已被广泛应用，其具有良好正向导通特性和反向漏电流小等特点。相比于JBS二极管，沟槽型结势垒肖特基二极管(TrenchedJuction barrier Schottky，TJBS)由于减小了肖特基接触区的电场，因此二极管漏电流明显减小。

在现有的TJBS二极管结构中，不同位置处肖特基接触面积的大小是相同的。然而，由于TJBS芯片不同位置所接触的封装面积不同，导致TJBS芯片不同位置处的散热条件不同，导致TJBS芯片中心温度大于芯片周围温度。这个温度差会导致TJBS芯片不同位置载流子迁移率不同，电流分布不均匀，出现局部电迁移的现象，从而影响TJBS二极管的器件可靠性。

发明内容

为了解决现有技术中存在的上述问题，本发明提供了一种沟槽结构结势垒肖特基二极管。本发明要解决的技术问题通过以下技术方案实现：

本发明提供了一种沟槽结构结势垒肖特基二极管，自上而下依次包括阳极电极层、隔离介质层、N-外延层、N+衬底层和阴极电极层，其中，

在所述N-外延层的上表面开设有多个沟槽结构，在所述沟槽结构的内部形成有P型离子注入区；

相邻所述沟槽结构的间距从所述N-外延层的上表面中心至边缘呈减小趋势，且多个所述P型离子注入区的形状尺寸均相同。

在本发明的一个实施例中，多个所述沟槽结构均为同心的环形结构。

在本发明的一个实施例中，多个所述沟槽结构均为矩形，且在所述N-外延层的上表面分布成阵列结构。

在本发明的一个实施例中，相邻所述沟槽结构的间距从所述N-外延层的上表面中心至边缘以连续方式减小。

在本发明的一个实施例中，相邻所述沟槽结构的间距从所述N-外延层的上表面中心至边缘以阶梯方式减小。

在本发明的一个实施例中，所述N-外延层与所述阳极电极层之间形成第一肖特基接触区，每个所述P型离子注入区与所述阳极电极层之间形成第二肖特基接触区。

在本发明的一个实施例中，在所述沟槽结构的底部和内壁上均形成有所述P型离子注入区。

在本发明的一个实施例中，所述多个沟槽结构的槽深均相同。

在本发明的一个实施例中，相邻所述沟槽结构的间距大于等于3μm。

与现有技术相比，本发明的有益效果在于：

本发明的沟槽结构结势垒肖特基二极管，通过使相邻沟槽结构的间距从器件中心至边缘呈减小趋势，增大了器件中心位置处肖特基接触区的面积，减小了器件边缘位置处肖特基接触区的面积，从而在保证反向漏电流和正向导通电阻没有退化的前提下，减小了器件中心处和边缘处的温度差，有效抑制了局部电迁移现象的发生，提高器件的可靠性。

附图说明