[发明专利]一种提高时钟相位测量精度的方法

说明书

本发明公开了一种提高时钟相位测量精度的方法，包括以下步骤：通过移相技术将时钟做相位平移，从而得到新的时钟相位，频率不变；对于鉴相脉冲，可以同时选择上升沿触发和下降沿触发，相位平移可以用专门的移相器去实现，也可以通过FPGA或者CPLD去实现该提高时钟相位测量精度的方法，在不改变装置内鉴相频率的情况下，可以将测量精度提升8倍以上，通过移相技术将时钟做相位平移，从而精细化测量间隙，提升了测试精度；同时采用上升沿和下降沿同时触发原理，又提升测量精度1倍，在同时采用以上技术的前提下，可以比传统测量精度提升至少8倍以上。

技术领域

本发明涉及通信设备的时间同步和时钟同步技术领域，具体为一种提高时钟相位测量精度的方法。

背景技术

目前的时频同步装置里都有相位测量模块，也叫鉴相器，主要的功能是测量参考源(Reference)和本地源(Source)的差值，测量模块首先会由一个表征参考源的Start信号触发计数器，计数器的计数周期即为鉴相时钟的周期，如鉴相频率为10MHz，则计数周期为100ns，最后会由一个表征本地源的Stop信号关闭技术器，整个测量过程结束。通过计算计数器的计数值就可以得到参考源和本地源之间的差值，从而调用相应的算法去调整本地源(Source)的频率和相位，达到完全锁定参考源(Reference)的目的。

传统的时频同步装置里的测量模块，鉴相频率直接决定了测量精度，频率越高则测量精度越高，但是受限于技术和性价比因素，不可能将测量频率提到很高，一般到125MHz，即精度为8ns。因此设计一种提高时钟相位测量精度的方法是十分有必要的。

发明内容

本发明的目的在于提供一种提高时钟相位测量精度的方法，以解决上述背景技术中提出的问题。

为了解决上述技术问题，本发明提供如下技术方案：一种提高时钟相位测量精度的方法，包括以下步骤：

1)通过移相技术将时钟做相位平移，从而得到新的时钟相位；

2)对于鉴相脉冲，可以同时选择上升沿触发和下降沿触发。

根据上述技术方案，所述步骤1)中，新的时钟相位频率不变。

根据上述技术方案，所述步骤1)中，相位平移可以用专门的移相器去实现，也可以通过FPGA或者CPLD去实现。

根据上述技术方案，所述CPLD即为复杂可编程逻辑器件，是从PAL和GAL器件发展出来的器件，相对而言规模大，结构复杂，属于大规模集成电路范围；是一种用户根据各自需要而自行构造逻辑功能的数字集成电路。

根据上述技术方案，所述FPGA是在PAL、GAL、CPLD可编程器件的基础上进一步发展的产物。

与现有技术相比，本发明所达到的有益效果是：该提高时钟相位测量精度的方法，在不改变装置内鉴相频率的情况下，可以将测量精度提升8倍以上，通过移相技术将时钟做相位平移，从而精细化测量间隙，提升了测试精度；同时采用上升沿和下降沿同时触发原理，又提升测量精度1倍，在同时采用以上技术的前提下，可以比传统测量精度提升至少8倍以上。

附图说明

附图用来提供对本发明的进一步理解，并且构成说明书的一部分，与本发明的实施例一起用于解释本发明，并不构成对本发明的限制。在附图中：

图1是本发明的相位测量原理示意图；

图2是本发明的移相原理示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。