[发明专利]具有定位成减少模片开裂的顶部模片的半导体器件

说明书

本发明题为“具有定位成减少模片开裂的顶部模片的半导体器件”。本发明公开了一种半导体器件，所述半导体器件包括模片叠堆，所述模片叠堆包括相对于轴线彼此对准的多个模片以及沿所述轴线偏移以防止模片开裂的顶部模片。

背景技术

便携式消费电子器件需求的强劲增长推动了对高容量存储设备的需求。非易失性半导体存储装置，诸如闪存存储卡，已广泛用于满足对数字信息存储和交换的日益增长的需求。它们的便携性、多功能性和坚固耐用的设计以及它们的高可靠性和大容量，使得此类存储装置理想地用于多种电子设备中，包括例如数字相机、数字音乐播放器、视频游戏控制器、PDA和蜂窝电话。

虽然已知许多不同的封装配置，但是闪存半导体产品通常可以被制造为系统级封装(SIP)或多芯片模块(MCM)，其中多个半导体模片被安装并互连到基板的上表面。基板通常可以包括刚性的电介质基部，其具有在一侧或两侧上蚀刻的导电层。焊料球通常安装在形成在基板下表面上的接触焊盘上，以允许基板焊接到主机设备，诸如印刷电路板。一旦安装，信号可以经由基板在包装件中的半导体模片于主机设备之间传输。

一直存在在较小的整体形状因数半导体包装件中提供更大的存储容量的需求。这样做的一种方法是减小包装件内半导体模片的厚度，而不会损失或甚至获得存储容量。减小半导体模片的厚度的一个缺点在于它们变得更加易碎，并且易于例如在经受封装工艺时开裂。在包装件中的所有模片中，最上面的模片通常最易于开裂。这是因为其上不存在其他模片来提供结构支撑。同时也因为最上面的模片具有用于将该模片接合到叠堆上的最短的加热时间。例如，底部模片不仅在添加时被加热，而且在添加每个后续模片时都被加热。在最上面的模片之后不再添加模片，因此它仅经历与其附接相关的单个加热过程。

附图说明

图1是根据本发明技术的实施方案的用于形成半导体器件的流程图。

图2是根据本发明技术的实施方案的包括半导体模片的半导体晶圆的顶视图。

图3是根据本发明技术的实施方案的半导体模片的顶视图。

图4是根据本发明技术的实施方案的半导体模片的边视图。

图5是根据本发明技术的实施方案的一组堆叠的半导体模片的顶视图。

图6是根据本发明技术的实施方案的图5的该组半导体模片的前边视图。

图7是根据本发明技术的实施方案的一组堆叠且线接合的半导体模片的顶视图。

图8是根据本发明技术的实施方案的图7的一组堆叠且线接合的半导体模片的前边视图。

图9是根据本发明技术的实施方案的图7的一组堆叠且线接合的半导体模片的侧边视图。

图10是根据本发明技术的实施方案的图7的一组堆叠且线接合的半导体模片的透视图。

图11是根据本发明技术的实施方案的一组堆叠且线接合的半导体模片的顶视图。

图12是根据本发明技术的实施方案的图11的一组堆叠且线接合的半导体模片的前边视图。

图13是根据本发明技术的实施方案的图11的一组堆叠且线接合的半导体模片的侧边视图。

图14是根据本发明技术的实施方案的图11所示的模片叠堆中不同半导体模片的粘结时间图表。

图15是根据本发明技术的实施方案的一组堆叠且线接合的半导体模片的顶视图。

图16是根据本发明技术的实施方案的图11的一组堆叠且线接合的半导体模片的前边视图。

图17是根据本发明技术的实施方案的图11的一组堆叠且线接合的半导体模片的侧边视图。

图18是根据本发明技术的实施方案的完整半导体器件的侧边视图。