[发明专利]基于FPGA的时间数字变换器

权利要求书

1.一种基于FPGA的时间数字变换器，其特征在于，包括粗时钟计数器、脉动信号发生器、多抽头信号延迟链、触发器阵列、一元脉动码到二进制编码变换电路以及变换结果输出电路，其中，

所述粗时钟计数器用于产生被测信号的计数信号；

所述脉动信号发生器用于在被测信号的触发下产生包含多个信号变化沿的脉动信号并馈入到所述多抽头信号延迟链中进行传输；

所述多抽头信号延迟链用于对所述脉动信号进行延时传输，包括多个延迟单元，且每个延迟单元的端部有一抽头；

所述触发器阵列用于对所述脉动信号和所述多抽头信号延迟链的各抽头状态进行锁存形成状态码；

所述一元脉动码到二进制编码变换电路用于将所述状态码变换为二进制编码；其中，所述一元脉动码到二进制编码变换电路包括：

拆分模块，用于将状态码拆分为多个等长的子码；

多个识别模块，用于判断各个子码内信号变化沿在子码中的位置，并在子码内对各个信号变化沿位置进行求和并输出；

求和模块，将各个识别模块输出的求和结果进一步求和得到最终的二进制编码输出；

所述变换结果输出电路用于根据所述二进制编码和所述计数信号计算被测信号到达所述时间数字变换器的时间。

2.如权利要求1所述的基于FPGA的时间数字变换器，其特征在于，所述脉动信号发生器包括多个延迟单元，用于调节所述脉动信号的各个信号变化沿之间的脉宽。

3.如权利要求1所述的基于FPGA的时间数字变换器，其特征在于，所述多抽头信号延迟链的各个抽头的输出由同一系统时钟经FPGA内部时钟驱动网络驱动。

4.如权利要求1所述的基于FPGA的时间数字变换器，其特征在于，还包括标定电路，用于将所述二进制编码转换成时间内插值后发送给所述变换结果输出电路；且所述变换结果输出电路根据所述时间内插值和所述粗时钟计数器输出的计数信号计算被测信号到达所述时间数字变换器的时间。

5.如权利要求4所述的基于FPGA的时间数字变换器，其特征在于，所述标定电路包括：

标定查找表，用于将所述二进制编码转换成时间内插值；

标定查找表更新电路，用于对所述标定查找表进行更新。

6.如权利要求4所述的基于FPGA的时间数字变换器，其特征在于，所述粗时钟计数器、触发器阵列、一元脉动码到二进制编码变换电路、标定电路和变换结果输出电路都在系统时钟的驱动下运行。

7.如权利要求1所述的基于FPGA的时间数字变换器，其特征在于，所述识别模块包括多组编码器，用于将各个子码拆分为多个分组并在各个分组内进行信号变化沿的位置查找。

8.如权利要求1所述的基于FPGA的时间数字变换器，其特征在于，所述识别模块用于分别判断所述子码内的各个分组内信号变化沿的个数与位置，并对各个分组的信号变化沿个数进行加权求和，对各个分组的信号变化沿位置直接求和。