[发明专利]基于FPGA的时间数字变换器

说明书

本发明公开了一种基于FPGA的时间数字变换器，包括粗时钟计数器、脉动信号发生器、多抽头信号延迟链、触发器阵列、一元脉动码到二进制码变换电路以及变换结果输出电路。本发明通过对每个跳变沿在延迟链上位置的测量实现了多次测量，从而只利用一套时间数字变换器实现了多次测量即提高了测量精度。

技术领域

本发明属于时间量的数字化测量领域，具体涉及一种基于FPGA的时间数字变换器。

背景技术

时间数字变换器(TDC：Time-Digital-Convertor)是一种将时间量转化为数字量以实现一个事件发生时刻的记录的功能器件。对于两个事件之间的时间间隔的测量，一般可以由两个TDC分别测量两个事件的发生时刻，两个发生时刻的差值就是该两个事件的时间间隔。目前，TDC的实现载体可分为基于ASIC(Application Specific IntegratedCircuit)专用芯片和基于FPGA(Field Programmable Gate Array)可编程器件两种。随着FPGA技术的不断发展，单片FPGA能够提供的逻辑资源量越来越大，其可编程配置的灵活性也越来越强，FPGA已经成为数字系统集成设计的平台。在此平台上，实现时间量的测量，无疑对基于FPGA的数据获取和处理系统有重要意义。基于FPGA时间数字变换器，基本的实现方法是用一个高速时钟计数器，在被测信号到来时，记录下当时的计数器的状态，再利用人为构造的信号延迟链获得被测信号在一个系统时钟周期内的精细位置。基于信号延迟链的时间内插技术的测量精度主要取决于延迟链上延迟单元的颗粒度和均匀性。TDC的测量精度可以通过对被测信号实现多次测量来提高。但现有的多次测量技术要么是利用多个并行的TDC实现，要么使用一个TDC对被测信号逐次重复测量，前者增大TDC的硬件资源，后者增大了TDC测量的死时间。

发明内容

(一)要解决的技术问题

本发明提供一种基于FPGA的时间数字变换器，以达到只利用一套时间数字变换器同时实现多次测量，在提高测量精度的同时，不会劣化时间数字变换器的其他性能指标。

(二)技术方案

根据本发明的一方面，提供一种基于FPGA的时间数字变换器，包括粗时钟计数器、脉动信号发生器、多抽头信号延迟链、触发器阵列、一元脉动码到二进制编码变换电路以及变换结果输出电路，其中，

所述粗时钟计数器用于产生被测信号的计数信号；

所述脉动信号发生器用于在被测信号的触发下产生包含多个信号变化沿的脉动信号并馈入到所述多抽头信号延迟链中进行传输；

所述多抽头信号延迟链用于对所述脉动信号进行延时传输，包括多个延迟单元，且每个延迟单元的端部有一抽头；

所述触发器阵列用于对所述脉动信号和所述多抽头信号延迟链的各抽头状态进行锁存形成状态码；

所述一元脉动码到二进制编码变换电路用于将所述状态码变换为二进制编码；

所述变换结果输出电路用于根据所述二进制编码和所述计数信号计算被测信号到达所述时间数字变换器的时间。

在进一步的实施方案中，所述脉动信号发生器包括多个延迟单元，用于调节所述脉动信号的各个信号变化沿之间的脉宽。

在进一步的实施方案中，所述多抽头信号延迟链的各个抽头的输出由同一系统时钟经FPGA内部时钟驱动网络驱动。

在进一步的实施方案中，所述一元脉动码到二进制编码变换电路包括：

拆分模块，用于将状态码拆分为多个等长的子码；

多个识别模块，用于判断各个子码内信号变化沿在子码中的位置，并在子码内对各个信号变化沿位置进行求和并输出；

求和模块，将各个识别模块输出的求和结果进一步求和得到最终的二进制编码输出。