[发明专利]半导体器件及其制造方法

说明书

本公开的实施例涉及半导体器件及其制造方法。在包括由分栅型MONOS存储器形成的多个存储器区域的半导体器件中，存储器单元的阈值电压针对每个存储器区域被设置为不同值。通过形成具有不同材料或不同厚度的、作为构成数据区域中的存储器单元的存储器栅极电极的功函数膜的金属膜以及作为构成代码区域中的存储器单元的存储器栅极电极的功函数膜的金属膜，形成具有不同阈值电压的存储器单元。

相关申请的交叉引用

于2018年6月8日提交的日本专利申请No.2018-110008的公开内容(包括说明书、附图和摘要)通过引用整体并入本文。

背景技术

本发明涉及半导体器件及其制造方法，并且更具体地涉及一种可用于应用到包括分栅型MONOS存储器的半导体器件的技术。

EEPROM(电可擦除可编程只读存储器)广泛用作能够电写入和擦除的非易失性半导体存储设备。目前广泛使用的以闪存为代表的这些存储设备具有导电浮置栅极电极或由MISFET的栅极电极下方的氧化膜包围的捕获绝缘膜，并且浮置栅极电极或捕获绝缘膜中的电荷累积状态用作存储信息，并且所存储的信息作为晶体管的阈值被读出。捕获绝缘膜是指能够累积电荷的绝缘膜，并且作为一个示例，可以给出氮化硅膜等。通过向电荷存储器区域注入/从电荷存储器区域释放电荷，MISFET的阈值被移位以允许MISFET作为存储元件操作。作为闪存，存在使用MONOS(金属氧化物-氧化物-氮化物-氧化物-半导体)膜的分栅型单元。

另外，鳍式晶体管被称为场效应晶体管，其具有高操作速度并且可以减少漏电流和功耗并且可以被小型化。例如，鳍型晶体管(FinFET：鳍式场效应晶体管)是具有从衬底突出的板状(壁状)半导体层的图案作为沟道层并且具有被形成以便跨越该图案的栅极电极的半导体器件。

日本未审专利申请公开No.2017-45860公开了一种具有FinFET的分栅闪存。

发明内容

在分栅型MONOS存储器中，特性可能由于重复的重写而劣化。当特性劣化时，例如，获取预定阈值电压所需要的擦除时间或写入时间增加。由于取决于存储器区域的重写次数而存在差异，因此上述劣化导致MONOS存储器的存储器区域之间的特性的差异。

根据说明书和附图的描述，其他目的和新颖特征将变得很清楚。

下面将简要描述本申请中公开的实施例中的典型实施例。

在一个实施例的半导体器件中，构成分栅型MONOS存储器的存储器栅极电极的功函数膜针对每个存储器区域由不同材料或不同厚度形成。

另外，在分栅型MONOS存储器的制造过程中，在根据本实施例的半导体器件的制造过程中，在形成由金属膜制成的控制栅极电极并且以由第一绝缘膜保护的电荷存储膜的形式保持伪栅极电极的上表面之后，通过第二绝缘膜保护控制栅极电极的上表面，并且然后相应存储器区域中的伪栅极电极被代替为存储器栅极电极。这里，构成每个存储器区域的存储器栅极电极的功函数膜针对每个存储器区域由不同材料或不同膜厚度形成。

根据本申请中公开的实施例，可以改进分栅型MONOS存储器的特性。

附图说明

图1是示出根据本发明的第一实施例的半导体芯片的布局配置的示意图；

图2是示出根据本发明的第一实施例的半导体器件的平面图；

图3是示出根据本发明的第一实施例的半导体器件的透视图；

图4是示出根据本发明的第一实施例的半导体器件的横截面图；

图5是非易失性存储器的存储器单元的等效电路图；

图6是图示在“写入”、“擦除”和“读取”期间用于向所选择的存储器单元的每个部分施加电压的条件的一个示例的表；