[发明专利]一种基于数字逻辑实现的频移高斯脉冲产生电路

权利要求书

1.一种基于数字逻辑实现的频移高斯脉冲产生电路，其特征在于，包括：

控制信号输出端，用于发送外部控制信号(B₁B₀)；

延时控制信号输出端，用于发送延时控制信号(V_c)；

触发信号输出端，用于发送触发信号(Trigger)；

译码模块，所述译码模块的输入端与所述控制信号输出端连接，所述译码模块用于接收所述外部控制信号(B₁B₀)，并对所述外部控制信号(B₁B₀)进行译码得到译码控制信号；

延时模块，所述延时模块的第一输入端与所述延时控制信号输出端连接，所述延时模块的第二输入端与所述触发信号输出端连接，所述延时模块用于接收所述延时控制信号(V_c)、所述触发信号(Trigger)，并在所述延时控制信号(V_c)的控制下对所述触发信号(Trigger)进行延时得到延时触发信号；

脉冲产生逻辑模块，所述脉冲产生逻辑模块的第一输入端与所述延时模块的输出端连接，所述脉冲产生逻辑模块的第二输入端与所述译码模块的第一输出端连接，所述脉冲产生逻辑模块用于根据所述延时触发信号和所述译码控制信号产生单脉冲信号；

脉冲组合逻辑电路模块，所述脉冲组合逻辑电路模块的第一输入端与所述脉冲产生逻辑模块的输出端连接，所述脉冲组合逻辑电路模块的第二输入端与所述译码模块的第二输出端连接，所述脉冲组合逻辑电路模块用于根据所述译码控制信号对所述单脉冲信号进行组合得到频移高斯脉冲信号；

输出端(V_out)，所述输出端(V_out)与所述脉冲组合逻辑电路模块的输出端连接，所述输出端(V_out)用于输出所述频移高斯脉冲信号。

2.根据权利要求1所述的一种基于数字逻辑实现的频移高斯脉冲产生电路，其特征在于，所述译码模块为2-4译码电路。

3.根据权利要求1所述的一种基于数字逻辑实现的频移高斯脉冲产生电路，其特征在于，所述延时模块包括2i+1个延时单元，i＝0,1,2,3,4；

所述2i+1个延时单元依次级联；

所述2i+1个延时单元的控制信号输入端均与所述延时控制信号输出端连接。

4.根据权利要求3所述的一种基于数字逻辑实现的频移高斯脉冲产生电路，其特征在于，所述延时单元包括：PMOS管MP1、PMOS管MP2、NMOS管MN1、NMOS管MN2、NMOS管MN3、第一反相器INV1、第二反相器INV2、第三反相器INV3、第四反相器INV4和电源端VDD；

所述PMOS管MP1与NMOS管MN1的栅极作为所述延时单元的信号输入端；所述PMOS管MP1的源极与所述电源端VDD连接，所述PMOS管MP1的漏极与所述NMOS管MN2的漏极连接，所述PMOS管MP1的漏极还与所述第一反相器INV1的输入端连接；

所述NMOS管MN2的栅极作为延时单元的信号输入端，所述NMOS管MN1的源极接地，所述NMOS管MN1的漏极与所述NMOS管MN2的源极连接，所述NMOS管MN2的漏极与所述第一反相器INV1的输入端连接；

所述PMOS管MP2、NMOS管MN3的漏极与所述第一反相器INV1的输出端连接，所述PMOS管MP2、NMOS管MN3的源极与所述第四反相器INV4的输入端连接，所述第四反相器INV4的输出端作为所述延时单元的第二输出端，所述第二反相器INV2的输入端与所述第一反相器INV1的输出端连接，所述第二反相器的输出端INV2与所述第三反相器INV3的输入端连接，所述第三反相器INV3的输出端作为所述延时单元的第一输出端。