[发明专利]指令执行方法及指令执行装置

说明书

本发明公开一种指令执行方法及指令执行装置。该指令执行装置包含：处理器。处理器包括：指令翻译器(instruction translator)、重排缓冲器(reorder buffer)、架构寄存器(architecture register)以及执行单元。指令翻译器接收宏指令，并将宏指令翻译成为第一微指令、第二微指令及第三微指令；其中，指令翻译器为第一微指令及第二微指令标识相同的原子操作标志；执行单元执行第一微指令，以产生第一执行结果，将第一执行结果存储至一临时寄存器，并执行第二微指令，以产生第二执行结果，将第二执行结果存储至架构寄存器，并执行第三微指令，以从临时寄存器读取第一执行结果并将第一执行结果存入架构寄存器。

技术领域

本发明涉及一种指令执行的机制，特别涉及一种针对具有原子性(atomicity)的微指令的指令执行方法及一种指令执行装置。

背景技术

一般而言，处理器的执行单元(execution unit)的数据总线(data bus)位宽(bitwidth)为固定的位数，例如为128位，即，仅能运算数据宽(data width)最多为128位的数据。然而，随着科技的发展，尤其是在需要大量处理浮点(floating point)指令或向量(vector)指令的领域，处理器需要处理的数据的位宽越来越大，且指令也越来越复杂，可能需要能够支持更多位数数据的处理，例如处理位宽为256位甚至512位的数据。

因此，如何基于目前处理器的架构，有效的扩展能够处理的指令类型，并可支持需要以较多位呈现的输出结果，已成为本领域需解决的问题之一。

发明内容

根据本揭示文件的一实施方式提出一种指令执行方法，用于一处理器中，该处理器包括一指令翻译器(instruction translator)、一执行单元、一架构寄存器(architecture register)及一重排缓冲器(reorder buffer)，该指令执行方法包含：藉由指令翻译器接收一宏指令(macro-instruction)，并将宏指令翻译成为一第一微指令、一第二微指令及一第三微指令；其中，指令翻译器为第一微指令及第二微指令标识相同的一原子操作标志；藉由执行单元执行第一微指令，以产生一第一执行结果，并将第一执行结果存储至一临时寄存器；藉由执行单元执行第二微指令，以产生一第二执行结果，并将第二执行结果存储至架构寄存器；以及藉由执行单元执行第三微指令，以从临时寄存器读取第一执行结果并将第一执行结果存入架构寄存器。

根据本揭示文件的另一实施方式提出一种指令执行装置，包含：一处理器。处理器包括：一指令翻译器(instruction translator)、一重排缓冲器(reorder buffer)、一架构寄存器(architecture register)以及一执行单元。指令翻译器用以接收一宏指令，并将宏指令翻译成为一第一微指令、一第二微指令及一第三微指令；其中，指令翻译器为第一微指令及第二微指令标识相同的一原子操作标志；执行单元用以执行第一微指令，以产生一第一执行结果，将第一执行结果存储至一临时寄存器，并执行第二微指令，以产生一第二执行结果，将第二执行结果存储至架构寄存器，并执行第三微指令，以从临时寄存器读取第一执行结果并将第一执行结果存入架构寄存器。

本发明所示的指令执行方法及指令执行装置可以应用指令翻译器将宏指令翻译成为多个微指令，并为此些微指令中实现该宏指令操作的微指令(例如前述的第一及第二微指令)标识相同的原子操作标志，藉此可将宏指令分成多个原子性(atomicity)的微指令以进行处理，再藉由此些微指令中的第三位微指令整合第一及第二微指令运算结果，本发明在扩展指令执行装置的所能处理的输出位数的同时，更可以藉由该原子操作标志将处理过程所发生的第一微指令的某些例外标识到与其具有原子性的第二微指令身上，而第一微指令的执行结果由于并不更新其所对应的架构寄存器而可以灵活地先退出(retire)而并不会造成该架构寄存器的错误状态，藉此可增加将宏指令分成多个微指令以进行运算时的灵活性与正确性。

附图说明

图1是依照本发明一实施例绘示指令执行装置的方块图。