[发明专利]用于非常大整数的加法器电路

权利要求书

1.一种加法器电路，包括：

以树状布置耦合在一起的多个加法器节点电路，其中所述加法器节点电路配置成：

接收输入信号；

将所述输入信号分离成不同段；

计算所述不同段的和；以及

计算至少一些所述段的进位，其中所述进位独立于所述和被计算。

2.如权利要求1所述的加法器电路，其中每个所述输入信号包含至少100位。

3.如权利要求1所述的加法器电路，其中每个所述输入信号包含至少1000位。

4.如权利要求1所述的加法器电路，其中每个所述加法器节点电路配置成将所述输入信号分离成N个不同的段，并且进一步配置成输出（N-1）个进位。

5.如权利要求1所述的加法器电路，其中每个所述加法器节点电路包括：

解码器电路，所述解码器电路配置成输出生成和传播信号；以及

前缀网络，所述前缀网络配置成从所述解码器电路接收所述生成和传播信号，并计算对应的进位。

6.如权利要求1所述的加法器电路，其中在已经计算了所述和之后计算所述进位。

7.如权利要求1所述的加法器电路，进一步包括：计数器电路，所述计数器电路配置成结算从所述多个加法器节点电路中的不同加法器节点电路接收的进位的数量。

8.如权利要求1-7中任一项所述的加法器电路，其中所述多个加法器节点电路配置成输出和向量和进位向量。

9.如权利要求8所述的加法器电路，进一步包括：

最终加法器级，所述最终加法器级配置成组合所述和向量和所述进位向量。

10.如权利要求9所述的加法器电路，其中所述最终加法器级包括：

解码器电路，所述解码器电路配置成输出生成和传播信号和和信号；以及

前缀网络，所述前缀网络配置成从所述解码器电路接收所述生成和传播信号，并计算附加进位信号。

11.如权利要求10所述的加法器电路，其中所述最终加法器级进一步包括：

加法器，所述加法器配置成从所述前缀网络接收所述附加进位信号并从所述解码器电路接收所述和信号以生成最终和输出。

12.如权利要求10所述的加法器电路，其中每个所述解码器电路包含两个子加法器和逻辑门，所述逻辑门配置成输出所述生成和传播信号。

13.如权利要求10所述的加法器电路，其中每个所述解码器电路包含单个子加法器，所述单个子加法器配置成同时输出所述生成和传播信号。

14.如权利要求10所述的加法器电路，其中至少一个所述解码器电路配置成从所述进位向量接收进位元素并从所述和向量接收和元素，其中所述至少一个所述解码器电路包括子加法器，所述子加法器接收所述进位元素以及所述和元素的第一子集，并且其中所述至少一个所述解码器电路进一步包括逻辑门，所述逻辑门配置成从所述子加法器接收进位以及与所述第一子集不重叠的所述和元素的第二子集。

15.一种加法器电路，包括：

加法器节点树，其中所述树中的第一层包括：

第一加法器节点，所述第一加法器节点配置成接收输入操作数，将所述输入操作数分离成段，并且并行计算所述段的每个段的和，其中所述第一加法器节点进一步配置成输出所述段的子集的进位位。

16.如权利要求15所述的加法器电路，进一步包括：

计数器，所述计数器配置成结算从所述第一加法器节点输出的高进位位的总数。