[发明专利]用于非常大整数的加法器电路

说明书

提供了一种包含非常大加法器电路的集成电路。非常大加法器电路接收多于两个的输入，每个输入具有数百或数千位。非常大加法器电路包含布置在树状网络中的多个加法器节点。加法器节点将输入操作数化分成段，计算每段的和，并且独立于段和计算每段的进位。使用总体计数器累加在树中的每层的进位。在树中的最后一个节点之后，段和然后能与进位组合以确定最终和输出。以这种方式实现的加法器树网络渐近地接近该区域和性能时延，作为使用无限速度行波进位加法器的加法器网络。

本申请要求2018年7月12日提交的临时专利申请No. 62/697,265的权益，该临时申请以其整体通过结合于本文中。

技术领域

这一般涉及集成电路，诸如现场可编程门阵列（FPGA）。更具体地说，本公开涉及配置成在FPGA上执行大算术运算的加法器电路。

背景技术

集成电路越来越多地执行定制功能，诸如已经变得对每天生活至关重要的加密。实际上，加密在许多技术领域（诸如金融交易安全性）中变得越来越有价值。加密（以及能在集成电路上发生的许多其他操作，诸如某些乘法运算）可以使用越来越大精度的算术，在一些情况下，涉及执行最终加法运算以将具有大精度的操作数在一起求和。

在一些情况下，例如，操作数的精度可以大约数千位。最终加法运算由最终加法器电路执行。由于最终加法器电路通常包含链接在一起的更小加法器以适应涉及对操作数求和的大精度算术，因此最终加法器电路可以表示在集成电路上实现的加密和/或乘法运算的关键路径。实际上，最终加法器电路占用集成电路上的大量区域，消耗相对大量的功率，并在集成电路中引入附加时延。

本文描述的实施例在此上下文内。

附图说明

图1是按照实施例的包含加法器电路的说明性集成电路的图解。

图2是按照实施例的说明性可编程集成电路的图解。

图3是流水线加法器的图解。

图4是能被用作更大加法器电路的一部分的解码器电路的图解。

图5是包含图4中所示类型的解码器电路的重构加法器的图解。

图6是包含配置成同时输出生成和传播信号的子加法器的重构加法器的图解。

图7是包含配置成同时输出生成、传播信号和对信号求和的子加法器的重构加法器的图解。

图8A和8B是按照实施例的说明性加法器节点的图解。

图9是按照实施例的包含多级加法器节点的说明性加法器树的图解。

图10是根据实施例的配置成组合和和进位位的最终加法器级的图解。

图11A和11B示出了按照实施例的能用于在图10的最终加法器级中输出生成、传播信号和对信号求和的说明性子加法器的不同实现。

图12是按照实施例的图9中所示类型的加法器树的逻辑表示的图解。

图13是按照实施例的数据处理系统的图解。

具体实施方式

本实施例涉及包含加法器节点的树的大加法器网络。每个加法器节点可以接收至少两个非常大的输入（例如，大约数百或数千位的输入）。通过均匀地划分输入位索引，可以将输入组织成多个段。对于具体输入段的相加可以独立于其他段索引的相加来执行。

每个加法器节点可以单独考虑每段的进位。从树的同一层中的每个加法器节点输出的段进位然后能被相加在一起，同时仍为每段保持单独的进位和。段加法流水线可以独立于段进位流水线（在计算逻辑和时延方面）。换言之，进位位不影响和位直到加法器树底部的最终节点之后。加法器树中的最终节点可以输出和向量。然后，最终加法器级能将和向量与从段进位流水线输出的进位向量相加在一起，以计算最终结果。