[发明专利]一种无线接收器的解调电路

说明书

一种无线接收器的解调电路，使用数字抗干扰电路连接前级的模拟解调器和后级的数字解调器，用于实现时钟边沿的宽度抗干扰、数据边界的抗干扰、连续两个脉冲之间的计数、连续两个脉冲之间计数显示的特征信息的提取。本发明简化了前后级的设计难度，能够极大的提高解调电路的稳定性可靠性，并降低前级模拟解调器和后级数字解调器的设计成本，使整个解调电路可以容忍来自外部磁场和内部模拟解调器的干扰，让整个解调电路具有很强的抗干扰能力，保持稳定可靠的接收数据。

技术领域

本发明涉及一种无线接收器的解调电路。

背景技术

在复杂的13.56MHz无线通信环境中，符合ISO/IEC15693协议的无线智能卡在无线通讯中接收数据时，采用幅度键控调制(ASK)方式，数据编码上采用脉冲位置调制(PulsePosition Modulation)，工作的磁场环境比较复杂，受到来自读卡器、磁场、多卡之间的各种干扰。因此对智能卡芯片，要求能够容忍一定程度的干扰。

智能卡芯片的解调器由模拟解调器和数字解调器构成。其中模拟解调器位于前级，数字解调器位于后级。受制于成本和功耗的限制，模拟解调器的输出往往不理想，如果直接使用常规数字解调器进行处理，往往不能很好的处理好干扰，导致数据解调中有可能出现错误，芯片系统的可靠性变差。

解调时钟和解调数据的不理想特性，一般出现在空间磁场幅度键控调制的脉冲边沿处，解调时钟表现为宽度不足、出现断续，解调数据表现高低电平之间的多次跳变，并因此导致数据编码的脉冲位置偏离理想数值。

提高芯片可靠性的常规方法：一方面是优化设计模拟解调器，输出更趋于理性的模拟解调数据；另一方面对数字解调器加入更多的状态与判断条件，排斥不理想的数据序列，接受趋于理想的数据序列。但这两个方法，均不可避免的增加芯片成本，并且提高的性能很有限。

发明内容

本发明提供一种无线接收器的解调电路，使用数字抗干扰电路连接前级的模拟解调器和后级的数字解调器，简化前后级的设计难度，能够极大的提高解调电路的稳定性可靠性，并降低前级模拟解调器和后级数字解调器的设计成本，使整个解调电路可以容忍来自外部磁场和内部模拟解调器的干扰，让整个解调电路具有很强的抗干扰能力，保持稳定可靠的接收数据。

为了达到上述目的，本发明提供一种无线接收器的解调电路，包含：

前级模拟解调器，其输入端连接天线端口，其输出端连接数字抗干扰电路；

数字抗干扰电路，其输入端连接前级模拟解调器，其输出端连接后级数字解调器；

后级数字解调器，其输入端连接数字抗干扰电路，其输出端输出解调后的数据；

所述的数字抗干扰电路包含：

时钟二分频器，其输入端连接前级模拟解调器的输出端，其输出端连接边沿抗干扰组件、脉冲间相对位置计数器和脉冲间相对位置特征信息提取组件的输入端，用于实现时钟边沿的宽度抗干扰；

边沿抗干扰组件，其输入端连接前级模拟解调器和时钟二分频器的输出端，其输出端连接脉冲间相对位置计数器、脉冲间相对位置特征信息提取组件和后级数字解调器的输入端，用于实现数据边界的抗干扰；

脉冲间相对位置计数器，其输入端连接前级模拟解调器、时钟二分频器和边沿抗干扰组件的输出端，其输出端连接脉冲间相对位置特征信息提取组件的输入端，用于实现连续两个脉冲之间的计数；

脉冲间相对位置特征信息提取组件，其输入端连接时钟二分频器、边沿抗干扰组件和脉冲间相对位置计数器的输出端，其输出端连接后级数字解调器的输入端，用于实现连续两个脉冲之间计数显示的特征信息的提取。

所述的时钟二分频器包含：寄存器，其负沿时钟输入端输入前级模拟解调器输出的解调时钟信号，其数据输出端连接一个非门后连接至其数据输入端，其数据输出端输出二分频时钟信号。