[发明专利]集成电路和制造集成电路的方法

权利要求书

1.一种制造集成电路的方法，包括：

在硅衬底上形成压缩性SiGe有源层；

在所述压缩性SiGe有源层中形成p型鳍式FET；

形成镶入所述硅衬底中的应变弛豫的SiGe区；

在所述应变弛豫的SiGe区上并且邻近所述压缩性SiGe有源层形成拉伸性硅有源层；

在所述拉伸性硅有源层中形成n型鳍式FET；以及

形成多个电绝缘区，所述多个电绝缘区定位在所述p型鳍式FET和所述n型鳍式FET之间并且定位在所述应变弛豫的SiGe区和所述硅衬底之间。

2.根据权利要求1所述的方法，其中，形成所述拉伸性硅有源层包括：形成由所述压缩性SiGe有源层包围的所述拉伸性硅有源层。

3.根据权利要求1所述的方法，形成所述拉伸性硅有源层包括：使所述拉伸性硅有源层与所述应变弛豫的SiGe区竖直地对准。

4.根据权利要求1所述的方法，其中，所述多个绝缘区具有基本上直的竖直侧和在50nm至100nm的范围中的宽度。

5.根据权利要求1所述的方法，其中，形成所述多个电绝缘区包括：使所述多个电绝缘区在所述有源层的顶表面之上延伸。

6.根据权利要求1所述的方法，其中，所述压缩性SiGe有源层和所述拉伸性硅有源层具有在10nm至100nm的范围中的厚度。

7.根据权利要求1所述的方法，其中，所述压缩性SiGe有源层具有在15％和50％的范围中的锗浓度。

8.根据权利要求1所述的方法，其中，形成所述应变弛豫的SiGe区：

用SiGe衬底部分替换所述硅衬底在nFET区中的部分；以及

沿着将所述SiGe衬底部分的至少一部分与所述硅衬底分离的所述nFET区的至少两侧形成多个沟槽，由此减轻所述SiGe衬底部分的应变并且在所述硅有源层中引起拉伸性应变。

9.根据权利要求8所述的方法，其中，形成所述多个电绝缘区包括：在所述多个沟槽中形成电绝缘材料。

10.根据权利要求8所述的方法，其中，形成所述多个沟槽包括：沿着所述nFET区的四侧形成所述多个沟槽，以在所述SiGe衬底部分中产生双轴弹性弛豫和在所述硅有源层中产生双轴拉伸性应变。

11.一种集成电路，包括：

硅衬底；

第一压缩性SiGe有源区和第二压缩性SiGe有源区，在所述硅衬底上；

应变弛豫的SiGe区，镶入所述硅衬底中；

拉伸性硅有源层，在所述应变弛豫的SiGe区上并且在所述第一压缩性SiGe有源区与所述第二压缩性SiGe有源区之间；

多个晶体管，形成在所述第一压缩性SiGe有源区和所述第二压缩性SiGe有源区中以及所述拉伸性硅有源层中；

第一电绝缘区，沿着所述应变弛豫的SiGe区的第一侧壁延伸到所述硅衬底中；以及

第二电绝缘区，沿着所述应变弛豫的SiGe区的第二侧壁延伸到所述硅衬底中。

12.根据权利要求11所述的集成电路，其中，所述第一电绝缘区在所述第一压缩性SiGe有源区与所述拉伸性硅有源层之间延伸，并且所述第二电绝缘区在所述第二压缩性SiGe有源区与所述拉伸性硅有源层之间延伸。

13.根据权利要求11所述的集成电路，其中，所述拉伸性硅有源层与所述应变弛豫的SiGe区竖直地对准。

14.根据权利要求11所述的集成电路，其中，所述应变弛豫的SiGe区具有进入所述硅衬底的第一深度，并且所述第一电绝缘区和所述第二电绝缘区具有大于所述第一深度的第二深度。