[发明专利]集成电路和制造集成电路的方法

说明书

本公开的实施方式涉及拉伸性硅和压缩性硅锗的共整合。在此披露了其中的邻近的pFET和nFET的应变特性是独立可调的集成电路。这些pFET包括在硅衬底上的压缩性应变SiGe，而这些nFET包括在应变弛豫的SiGe衬底上的拉伸性应变硅。通过镶嵌工艺形成的多个电绝缘区将邻近的n型鳍式FET和p型鳍式FET分离。在这些绝缘区形成过程中，允许支撑这些n型器件的该SiGe衬底弹性地弛豫，由此限制在该SiGe衬底的晶格中形成缺陷。

本申请是2015年11月25日提交的、申请号为201510834395.X、发明名称为“集成电路和制造集成电路的方法”的中国发明专利申请的分案申请。

技术领域

本披露总体上涉及用于制造高性能鳍式场效晶体管(FinFET)的技术，并且具体地讲，涉及用于减少应变硅晶体管中的缺陷的技术。

背景技术

先进的集成电路的特征经常在于应变沟道晶体管、绝缘体上硅(SOI)衬底、鳍式FET结构或其组合，以便继续按比例决定低于20nm的晶体管栅极长度。这类技术允许使晶体管的沟道长度更小同时最小化有害结果如电流泄漏和其他短沟道效应。

鳍式FET是特征在于从衬底表面向外延伸的半导体鳍形式的导电沟道的电子切换器件。在这种器件中，控制鳍中的电流流动的栅极环绕该鳍的三侧以影响来自三个表面而不是一个表面的电流流动。与常规平面型器件相比，用鳍式FET设计实现的改进控制带来“接通”状态下的更快的切换性能和“关断”状态下的更少电流泄漏。在美国专利8,759,874和美国专利申请公开US2014/0175554中进一步详细地描述了鳍式FET。

应变硅晶体管已经被开发以增加穿过半导体晶格的载流子(即，电子或空穴)的迁移率。将应变结合到半导体器件的沟道中拉伸了晶体晶格，由此增加了沟道中的载流子迁移率，由此使得该器件变为更具有响应性的开关。将压缩性应变引入到pFET晶体管中倾向于增加沟道中的空穴迁移率，导致了对施加到晶体管栅极的电压的变化的更快的切换响应。类似地，将拉伸性应变引入到nFET中倾向于增加沟道中的电子迁移率，也导致了更快的切换响应。

针对平面型器件和鳍式FET两者，存在多种方式来将拉伸性应变或压缩性应变引入到晶体管中。通常，此类技术需要将一种或多种材料的多个外延层结合到器件中，这些材料具有稍微不同于硅衬底的晶体晶格尺寸或几何形状。通过控制晶体的元素组成来调整外延生长晶体内的应变和迁移率效果。此类外延层可以被结合到源极区和栅极区中、被结合到被用于调制沟道中的电流流动的晶体管栅极中、或者被结合到作为鳍的一部分的沟道自身中。例如，引入应变的一种方式为用硅化合物(如硅锗(SiGe))来替换来自源极区和漏极区或者来自沟道的体硅。因为Si-Ge键合比Si-Si键合更长，在SiGe晶格中存在更多的开放空间。存在具有更长键合的锗原子拉伸性晶格，导致内部应变。相比于穿过包含较短的Si-Si键合的晶格，穿过包含狭长的Si-Ge键合和Ge-Ge键合的晶格的电子可以移动得更加自由。在外延晶体生长的受控过程中，其中，新的SiGe晶体层从体硅晶体的表面中生长，可以完成用SiGe原子替换硅原子同时维持下面的体硅晶体的相同的晶体结构。已经确定，与较低浓度的SiGe膜相比，含有高浓度的锗(例如，在25％-40％的范围中)的外延SiGe膜提供增强的电子迁移率。因此，从设备性能的角度来看，增加鳍式FET中的鳍中的锗原子的百分比浓度通常是有利的。