[发明专利]一种锁相环电路

说明书

本申请公开了一种锁相环电路，包括主环路和负反馈补偿支路；主环路包括：鉴频鉴相器，用于检测参考信号与输入信号的相位差，并输出对应的检测结果信号；与鉴频鉴相器连接的电荷泵；与电荷泵连接的第一滤波器；与第一滤波器连接的压控振荡器，用于生成并输出与锁定电压对应的振荡信号；与压控振荡器连接的调压电路，用于生成并输出调压后的输入信号至鉴频鉴相器；负反馈补偿支路的输入端与鉴频鉴相器连接，输出端与第一滤波器中的MOS管电容连接，用于生成并输出与检测结果信号对应的补偿电流，以便对MOS管电容进行漏电补偿。本申请引入负反馈补偿支路，向MOS管电容提供补偿电流，可消除输出频谱中的参考时钟毛刺，提高输出精确度。

技术领域

本申请涉及电路设计技术领域，特别涉及一种锁相环电路。

背景技术

模拟的锁相环(phase lock loop，PLL)电路具有电路简单、性能高、稳定等优势，在现代有线通信系统中得到广泛的应用。参见图1所示，现有技术中的PLL主要由鉴频鉴相器(PFD)、电荷泵(charge pump，CP)、滤波器(loop filter)、压控振荡器(voltage-controlled oscillator，VCO)、分频器(divider)构成。通常为了减少面积，绝大部分的设计人员在设计滤波器的时候会用一个NMOS管代替电容。在深亚微米工艺中，由于栅氧化物非常薄，因而会存在漏电，这会导致PLL的输出频谱存在严重的参考时钟毛刺，影响输出精度。鉴于此，提供一种解决上述技术问题的方案，已经是本领域技术人员所亟需关注的。

发明内容

本申请的目的在于提供一种锁相环电路，以便有效消除锁相环电路的输出频谱中的参考时钟毛刺，从而提高输出精确度。

为解决上述技术问题，第一方面，本申请公开了一种锁相环电路，包括主环路和负反馈补偿支路；所述主环路包括：

鉴频鉴相器，用于检测参考信号与输入信号的相位差，并输出对应的检测结果信号；

与所述鉴频鉴相器连接的电荷泵，用于生成并输出与所述检测结果信号对应的电压信号；

与所述电荷泵连接的第一滤波器，用于对所述电压信号进行滤波以输出锁定电压；

与所述第一滤波器连接的压控振荡器，用于生成并输出与所述锁定电压对应的振荡信号；

与所述压控振荡器连接的调压电路，用于对所述振荡信号进行大小调节，生成并输出所述输入信号至所述鉴频鉴相器；

所述负反馈补偿支路的输入端与所述鉴频鉴相器连接，所述负反馈补偿支路的输出端与所述第一滤波器中的MOS管电容连接，用于生成并输出与所述检测结果信号对应的补偿电流，以便对所述MOS管电容进行漏电补偿。

可选地，所述负反馈补偿支路的带宽小于所述主环路的带宽。

可选地，所述负反馈补偿支路包括：

输入端与所述鉴频鉴相器连接的bang-bang鉴相器，用于生成并输出与所述检测结果信号对应的符号信号；

与所述bang-bang鉴相器连接的累加器，用于根据所述符号信号执行累加计算并输出数字累加信号；

与所述累加器连接的数模转换器，用于将所述数字累加信号转换为模拟电压信号并输出；

与所述数模转换器连接的电压-电流转换器，用于输出与所述模拟电压信号对应的补偿电流至所述第一滤波器中的所述MOS管电容。

可选地，所述累加器具体用于：

在所述符号信号为低电平时，执行步进加1的累加计算；在所述符号信号为高电平时，执行步进减1的累加计算。

可选地，所述负反馈补偿支路还包括：