[发明专利]阵列基板及其制造方法

说明书

本发明公开了一种阵列基板的制造方法，包括以下步骤。藉由第一掩膜形成第一图案化导电层于基板上。基板包括元件区及扇出区。形成栅极绝缘层于第一图案化导电层上。藉由第二掩膜形成图案化半导体层及第二图案化导电层于栅极绝缘层上。第二图案化导电层覆盖于图案化半导体层上。形成第一绝缘层于图案化半导体层及第二图案化导电层上。藉由第三掩膜形成第一图案化透明导电层及第三图案化导电层于第一绝缘层上。第三图案化导电层覆盖于第一图案化透明导电层上，且第三图案化导电层至少位于扇出区。另提出一种阵列基板。

技术领域

本发明是有关于一种电子元件及其制造方法，特别是关于一种阵列基板及其制造方法。

背景技术

近年来，显示面板的设计朝向减少阵列基板的周边区面积发展，故周边区中的部分扇出线必须改为由不同导电层彼此堆叠的形式，以适应周边区的缩减。然而，形成更多的导电层须增加使用的掩膜数，而导致制造成本的增加。

发明内容

本发明的至少一实施例提供一种阵列基板的制造方法，其使用的掩膜数减少，因此可降低制造阵列基板的成本。

本发明提供一种阵列基板的制造方法。阵列基板的制造方法包括以下步骤。藉由第一掩膜形成第一图案化导电层于基板上。基板包括元件区及扇出区。形成栅极绝缘层于第一图案化导电层上。藉由第二掩膜形成图案化半导体层及第二图案化导电层于栅极绝缘层上。第二图案化导电层覆盖于图案化半导体层上。形成第一绝缘层于图案化半导体层及第二图案化导电层上。藉由第三掩膜形成第一图案化透明导电层及第三图案化导电层于第一绝缘层上。第三图案化导电层覆盖于第一图案化透明导电层上，且第三图案化导电层至少位于扇出区。另提出一种阵列基板。

本发明提供一种阵列基板，其包括基板、第一图案化导电层、栅极绝缘层、图案化半导体层、第二图案化导电层、第一绝缘层、第一图案化透明导电层以及第三图案化导电层。基板包括元件区及扇出区。第一图案化导电层位于基板上。栅极绝缘层位于第一图案化导电层上。图案化半导体层位于栅极绝缘层上。第二图案化导电层位于图案化半导体层上。第二图案化导电层垂直投影于基板上的投影范围位于图案化半导体层垂直投影于基板上的投影范围内。第一绝缘层位于图案化半导体层及第二图案化导电层上。第一图案化透明导电层位于第一绝缘层上。第三图案化导电层位于图案化半导体层上。第三图案化导电层垂直投影于基板上的投影范围位于第一图案化透明导电层垂直投影于基板上的投影范围内，且第三图案化导电层至少位于扇出区。

本发明提供一种阵列基板，其包括基板、至少一主动元件、多个第一扇出线、多个第二扇出线以及多个第三扇出线。基板包括元件区及扇出区。主动元件配置于基板的元件区。主动元件包括第一栅极、通道、源极以及漏极。第一扇出线配置于基板的扇出区上。第一扇出线至少包括第一图案化导电层。第二扇出线配置于基板的扇出区上。第二扇出线至少包括图案化半导体层及位于该图案化半导体层上的第二图案化导电层。第三扇出线配置于基板的扇出区上。于垂直于基板的方向上，第二扇出线位于第一扇出线与第三扇出线之间。第三扇出线至少包括第一图案化透明导电层以及位于第一图案化透明导电层的第三图案化导电层。

基于上述，可以藉由使用同一个掩膜而形成图案化半导体层以及第二图案化导电层，且可以藉由使用另外的同一个掩膜而形成第一图案化透明导电层以及第三图案化导电层。因此，阵列基板的制程可以较为简单，且制造成本可以降低。另外，也可以提升扇出区单位面积的扇出线数目而缩减扇出区的面积。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。

附图说明

图1A至图1N为本发明第一实施例的阵列基板的制造方法的部分剖面示意图。

图2A至图2C为本发明第二实施例的阵列基板的部分制造方法的部分剖面示意图。

图2D为本发明一实施例的阵列基板的部分剖面示意图。