[发明专利]半导体器件及其形成方法

说明书

本发明提供一种半导体器件及其形成方法，包括：提供衬底，衬底上形成有鳍部；在衬底上形成伪栅结构，伪栅结构横跨鳍部；刻蚀伪栅结构两侧的鳍部，在鳍部内沟槽；在沟槽内填充满应力层；在应力层上形成层间介电层；刻蚀去除层间介电层以及部分厚度的应力层；在刻蚀后的应力层上形成导电层，本发明的形成方法使得形成的应力层和导电层之间的接触面积增大，从而降低了应力层和导电层之间的接触电阻，减少了半导体器件在使用的过程中由于接触电阻导致的发热现象，提高了半导体器件的使用性能的稳定性。

技术领域

本发明涉及半导体制造技术领域，尤其涉及一种半导体器件及其形成方法。

背景技术

随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高的集成度的方向发展。器件作为最基本的半导体器件，目前正被广泛应用，传统的平面器件对沟道电流的控制能力变弱，产生短沟道效应而导致漏电流，最终影响半导体器件的电学性能。

为了克服器件的短沟道效应，抑制漏电流，现有技术提出了鳍式场效应晶体管(Fin FET)，鳍式场效应晶体管是一种常见的多栅器件，鳍式场效应晶体管的结构包括：位于半导体衬底表面的鳍部和隔离结构，所述隔离结构覆盖部分所述鳍部的侧壁，位于衬底上且横跨鳍部的栅极结构；位于所述栅极结构两侧的鳍部内的源区和漏区。

然而，随着半导体器件的尺寸缩小，器件密度的提高，所形成的鳍式场效应晶体管的性能不稳定。

发明内容

本发明解决的问题是提供一种半导体器件及其形成方法，使得形成的半导体器件的性能稳定。

为解决上述问题，本发明提供半导体器件的形成方法，包括：提供衬底，所述衬底上形成有鳍部；在所述衬底上形成伪栅结构，所述伪栅结构横跨所述鳍部；刻蚀所述伪栅结构两侧的所述鳍部，在所述鳍部内沟槽；在所述沟槽内填充满应力层；在所述应力层上形成层间介电层；刻蚀去除所述层间介电层以及部分厚度的所述应力层；在刻蚀后的所述应力层上形成导电层。

可选的，刻蚀后的所述应力层的表面呈“W”型或“波浪”型。

可选的，所述应力层为单层结构或叠层结构。

可选的，所述应力层为叠层结构时，所述应力层包括第一应力层、第二应力层以及第三应力层，在所述沟槽内形成所述第一应力层，在所述第一应力层上形成所述第二应力层，在所述第二应力层上形成所述第三应力层。

可选的，所述应力层的材料包括硅锗。

可选的，所述第二应力层的材料中含有锗的浓度大于所述第一应力层和所述第三应力层的材料中含有锗的浓度。

可选的，采用外延生长方式形成所述应力层。

可选的，所述导电层的材料包括铜、钛、钨、铝中的一种或多种。

可选的，在所述应力层上形成层间介电层之后，刻蚀去除所述层间介电层以及部分厚度的所述应力层之前，还包括去除所述伪栅结构，形成金属栅极结构。

可选的，还包括侧墙，形成在所述伪栅结构的侧壁上。

可选的，还包括硬掩膜层，形成在所述伪栅结构的顶部。

利用上述方法形成的一种半导体器件，包括：衬底；鳍部，位于所述衬底上；伪栅结构，位于所述衬底上且横跨所述鳍部；沟槽，位于所述伪栅结构两侧的所述鳍部内；应力层，填充在所述沟槽内；导电层，位于所述应力层上。

可选的，所述应力层的顶部表面呈“W”型或“波浪”型，所述导电层的底部嵌入到所述应力层的顶部表面。

可选的，所述应力层为叠层结构，所述应力层包括第一应力层、第二应力层和第三应力层，所述第一层应力层位于所述沟槽的侧壁和底部，所述第二层应力层位于所述第一应力层的底部和侧壁，所述第三应力层位于所述第二应力层上。