[发明专利]半导体结构和形成半导体结构的方法

说明书

提供了集成电路封装件及其形成方法。方法包括形成第一管芯结构。第一管芯结构包括接合至载体的管芯堆叠件和堆叠的伪结构。形成第二管芯结构。第二管芯结构包括第一集成电路管芯。通过将管芯堆叠件的最顶集成电路管芯接合至第一集成电路管芯，将第一管芯结构接合至第二管芯结构。管芯堆叠件的最顶集成电路管芯是管芯堆叠件距离载体最远的集成电路管芯。对第一管芯结构实施分割工艺以形成多个单独的管芯结构。分割工艺将堆叠的伪结构分割成多个单独的堆叠的伪结构。本发明还涉及半导体结构和形成半导体结构的方法。

技术领域

本发明的实施例涉及半导体结构和形成半导体结构的方法。

背景技术

半导体器件用于诸如个人电脑、手机、数码相机和其它电子设备的各种电子应用中。通常通过以下步骤来制造半导体器件：在半导体衬底上方相继沉积绝缘或介电层、导电层和半导体材料层；以及使用光刻来图案化该多个材料层，以在该多个材料层上形成电路组件和元件。通常在单个半导体晶圆上制造数十或数百集成电路。通过沿着划割线锯切集成电路来切割单独的管芯。然后，将单个的管芯单独封装在多芯片模块中，或封装在其它类型的封装件中。

由于各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度不断提高，半导体行业已经历了快速的发展。在很大程度上，集成密度的这种提高源自于最小部件尺寸的不断减小(例如，将半导体工艺节点减小至亚20nm节点)，这允许在给定区域内集成更多的组件。由于对小型化的需求，近来已经发展了更高速度和更大带宽以及更低功耗和延迟，所以已经产生一种更小且更富创造性的半导体管芯封装技术的需要。

随着半导体技术的进一步发展，已经出现了堆叠的半导体器件(例如，三维集成电路(3DIC))作为有效替代以进一步减小半导体器件的物理尺寸。在堆叠式半导体器件中，在不同半导体晶圆上制造诸如逻辑、存储器、处理器电路等的有源电路。两个或更多的半导体晶圆可以安装或堆叠在彼此的顶部上以进一步降低半导体器件的形状因数。叠层封装(POP)器件是一种类型的3DIC，其中，封装管芯并且然后将管芯与另一封装的一个管芯或多个管芯封装在一起。叠层封装(POP)器件是另一种类型的3DIC，其中，封装管芯并且然后将管芯与另一管芯或多个管芯封装在一起。

发明内容

本发明的实施例提供了一种形成半导体结构的方法，包括：形成第一管芯结构，所述第一管芯结构包括接合至载体的第一管芯堆叠件和堆叠的伪结构；形成第二管芯结构，所述第二管芯结构包括第一集成电路管芯；通过将所述第一管芯堆叠件的最顶集成电路管芯接合至所述第一集成电路管芯，将所述第一管芯结构接合至所述第二管芯结构，所述第一管芯堆叠件的所述最顶集成电路管芯是所述第一管芯堆叠件距离所述载体最远的集成电路管芯；以及对所述第一管芯结构实施分割工艺以形成多个单独的管芯结构，其中，所述分割工艺将所述堆叠的伪结构分割成多个单独的堆叠的伪结构。

本发明的另一实施例提供了一种形成半导体结构的方法，包括：形成第一管芯结构，所述第一管芯结构包括接合至载体的管芯堆叠件；形成第二管芯结构，所述第二管芯结构包括第一集成电路管芯；通过将所述管芯堆叠件的最顶集成电路管芯接合至所述第一集成电路管芯，将所述第一管芯结构接合至所述第二管芯结构，所述管芯堆叠件的所述最顶集成电路管芯是所述管芯堆叠件距离所述载体最远的集成电路管芯；将第一伪结构接合至邻近所述第一管芯结构的所述第二管芯结构；将所述第一管芯结构密封在第一密封剂中；以及对所述第二管芯结构实施分割工艺以形成多个单独的管芯结构，其中，所述分割工艺将所述第一伪结构分割成多个单独的伪结构。

本发明的又一实施例提供了一种半导体结构，包括：管芯堆叠件，接合至基底结构，所述管芯堆叠件包括第一集成电路管芯，所述第一集成电路管芯是所述管芯堆叠件距离所述基底结构最远的集成电路管芯；管芯结构，接合至所述管芯堆叠件，所述管芯结构包括第二集成电路管芯，所述第一集成电路管芯的第一侧与所述第二集成电路管芯的第二侧物理接触；散热结构，接合至邻近所述管芯堆叠件的所述管芯结构，所述散热结构的侧壁与所述管芯结构的侧壁共面；以及密封剂，沿着所述管芯堆叠件的侧壁延伸。

附图说明