[发明专利]半导体装置及其制造方法

说明书

提供一种半导体装置及其制造方法。所述半导体装置包括封装结构、第一管芯、第一围阻结构、预填充层及多个导电端子。封装结构包括附接区、位于附接区周围的排除区。第一管芯设置在附接区中的封装结构上且电连接到封装结构。第一围阻结构设置在封装结构的排除区内且环绕第一管芯。预填充层设置在封装结构与第一管芯之间且设置在第一围阻结构与第一管芯之间，其中预填充层被限制在第一围阻结构内。导电端子设置在封装结构上，分布在封装结构的排除区周围且电连接到封装结构。

技术领域

本发明的实施例是有关于一种半导体装置及其制造方法，特别是有关于一种包括用围阻结构来限制预填充层的半导体装置及其制作方法。

背景技术

近年来，由于各种电子组件(例如晶体管、二极管、电阻器、电容器等)的集成密度持续提高，半导体工业已经历快速成长。在很大程度上，集成密度的这种提高来自于最小特征大小(minimum feature size)的不断减小，这使得更多组件能够集成到给定区域中。这些较小的电子组件也需要与先前的封装相比占据较小面积的较小的封装。半导体装置封装的类型的实例包括三维集成电路(three-dimensional integrated circuit，3DIC)、晶片级封装(wafer level package，WLP)及层叠封装(package on package，PoP)装置等。一些半导体装置是通过以半导体晶片级将芯片放置在彼此之上来制备的。半导体装置提供提高的集成密度及其他优点(例如更快的速度及更高的频宽)，这是因为堆叠芯片之间的内连线的长度减小。然而，存在与半导体装置相关的许多挑战。

发明内容

根据一些实施例，一种半导体装置包括封装结构、第一管芯、第一围阻结构、预填充层及多个导电端子。所述封装结构包括附接区、位于所述附接区周围的排除区。所述第一管芯设置在所述封装结构上及所述附接区中且电连接到所述封装结构。所述第一围阻结构设置在所述封装结构的所述排除区内且环绕所述第一管芯。所述预填充层设置在所述封装结构与所述第一管芯之间且设置在所述第一围阻结构与所述第一管芯之间，其中所述预填充层被限制在所述第一围阻结构内。所述导电端子设置在所述封装结构上，分布在所述封装结构的所述排除区周围且电连接到所述封装结构。

根据一些实施例，一种半导体装置包括第一管芯、密封所述第一管芯的绝缘密封体、设置在所述绝缘密封体及所述第一管芯上的重布线结构、与所述第一管芯相对地设置在所述重布线结构上且经由所述重布线结构电耦合到所述第一管芯的第二管芯、填充在所述第二管芯与所述重布线结构之间的预填充层、以及设置在所述重布线结构上的第一围阻结构。所述预填充层设置在所述第一围阻结构与所述第二管芯之间且被所述第一围阻结构包围。

根据一些实施例，提供一种半导体装置的制造方法包括提供封装结构，其中所述封装结构包括第一区、环绕所述第一区的第二区以及位于所述第一区与所述第二区之间的第三区。在所述第三区内的所述封装结构上形成第一围阻结构。设置半导体管芯于所述封装结构的所述第一区上且预填充层在其之间，其中所述第一围阻结构阻挡所述预填充层向外流动。在所述封装结构上设置第一屏蔽结构以覆盖所述第一围阻结构及所述半导体管芯，其中所述封装结构的所述第二区被所述第一屏蔽结构暴露出。在所述封装结构的被所述第一屏蔽结构暴露出的所述第二区中形成导电端子。

附图说明

结合附图阅读以下详细说明，会最好地理解本公开的各个方面。要注意的是，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为论述清晰起见，可任意增大或减小各种特征的尺寸。

图1及图2是示出根据本公开一些示例性实施例的半导体结构的制造方法中的各个阶段的示意性剖视图。

图3到图8是示出图2所示虚线区A且示出根据本公开一些示例性实施例的形成导电端子以及在半导体结构上设置半导体管芯的方法中的各个阶段的放大的示意性剖视图。

图9是根据本公开一些示例性实施例的图8的简化的示意性俯视图。