[发明专利]3D存储器件及其制造方法

说明书

本申请公开了一种3D存储器件及其制造方法。该制造方法包括：在叠层结构上形成第一缓冲层；在第一缓冲层上形成至少一组牺牲叠层，每组牺牲叠层包括第一掩模层和位于第一掩模层上的第二缓冲层；在牺牲叠层上形成第二掩模层；形成覆盖第二掩模层与切割区的填充层；对填充层进行退火处理；研磨填充层，并停止于第二掩模层；去除第二掩模层以暴露牺牲叠层；同时研磨第二缓冲层和部分填充层，并停止于第一掩膜层；去除第一掩膜层；以及研磨填充层，并停止于第一缓冲层。通过该制造方法不但修复了因退火步骤导致的器件区与切割区的高度差，而且修复了由于填充层沉积不均匀的而导致的高度差，使得3D存储器件的表面更加平坦。

技术领域

本发明涉及存储器技术，更具体地，涉及一种3D存储器件及其制造方法。

背景技术

存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的特征尺寸越来越小，存储器件的存储密度越来越高。为了进一步提高存储密度，已经开发出三维结构的存储器件(即，3D存储器件)。3D存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。

现有的3D存储器件主要用作非易失性的闪存。两种主要的非易失性闪存技术分别采用NAND和NOR结构。与NOR存储器件相比，NAND存储器件中的读取速度稍慢，但写入速度快，擦除操作简单，并且可以实现更小的存储单元，从而达到更高的存储密度。因此，采用NAND结构的3D存储器件获得了广泛的应用。

在NAND结构的3D存储器件中，采用栅叠层结构提供选择晶体管和存储晶体管的栅极导体，采用沟道柱形成具有存储功能的存储单元串。栅叠层结构包括用于存储的平台区域(Giant Block region)和用于电连接的台阶区域(stair-step region)，位于台阶区域的栅极导体图案化为台阶状，并通过导电通道连接至字线。随着存储器件中沿垂直方向堆叠的存储单元层数越来越多，需要更厚的介质层填充叠层结构的台阶区域以及与台阶区域相邻的切割区域，以使单个存储器件表面、整个晶片(wafer)的表面平整，有利于后续的沟道柱与栅线隙的形成。在阵列平坦化(Array Planarization,APL)工艺中，对介质层进行退火会使晶片具有高弓度(bow)，使得器件区与切割区之间存在较大的高度差，从而影响后续掩膜的形成。此外，更厚的介质层较在沉积时自身也会存在不均匀的问题，从而导致不同区域的介质层在沉积时就会产生较大的高度差。期望进一步改进存储器件的结构及其制造方法，以提高存储器件的良率和可靠性。

发明内容

本发明的目的是提供一种改进的3D存储器件及其制造方法，通过该制造方法不但修复了因退火步骤导致的器件区与切割区的高度差，而且修复了由于填充层沉积不均匀的而导致的高度差，使得3D存储器件的表面更加平坦。

根据本发明的一方面，提供一种3D存储器件的制造方法，包括：在半导体衬底上形成叠层结构，所述半导体衬底包括器件区与切割区，所述叠层结构位于所述器件区，所述切割区位于所述器件区的一侧；在所述叠层结构上形成第一缓冲层；在所述第一缓冲层上形成至少一组牺牲叠层，每组所述牺牲叠层包括第一掩模层和位于所述第一掩模层上的第二缓冲层；在所述牺牲叠层上形成第二掩模层；形成覆盖所述第二掩模层与所述切割区的填充层；对所述填充层进行退火处理；研磨所述填充层，并停止于所述第二掩模层；去除所述第二掩模层以暴露所述牺牲叠层；通过去除每组所述牺牲叠层，对所述填充层进行初步平坦化；以及研磨所述填充层，并停止于所述第一缓冲层，其中，去除每组所述牺牲叠层的步骤包括：同时研磨所述第二缓冲层和部分所述填充层，并停止于所述第一掩膜层；以及去除所述第一掩膜层。

优选的，还包括：形成覆盖所述填充层的阻挡层；以及研磨所述阻挡层与所述填充层，并停止于所述第二掩模层与位于所述切割区的所述阻挡层。