[发明专利]半导体器件

说明书

公开了一种半导体器件，其包括：衬底；从衬底突出的多个有源图案；在有源图案之间的器件隔离层；以及钝化层，覆盖器件隔离层的顶表面并暴露有源图案的上部。器件隔离层包括与有源图案的相面对的侧壁相邻的多个第一隔离部、以及在第一隔离部之间的第二隔离部。第二隔离部的顶表面位于比第一隔离部的顶表面的水平低的水平处。

技术领域

本公开涉及半导体器件和制造半导体器件的方法，更具体地，涉及包括场效应晶体管的半导体器件和制造该半导体器件的方法。

背景技术

半导体器件包括由金属氧化物半导体场效应晶体管(MOSFET)构成的集成电路。随着半导体器件变得高度集成，MOSFET的按比例缩小也在加速，因而半导体器件的操作特性可能劣化。因此，为制造具有高质量性能的半导体器件同时克服归因于半导体器件高集成的限制已经进行了研究。

发明内容

本发明构思的一些示例实施方式提供了包括具有增强的电特性的场效应晶体管的半导体器件。

根据一些示例实施方式，本公开涉及一种半导体器件，其包括：衬底；相对于衬底突出的多个有源图案；在有源图案之间的器件隔离层；以及钝化层，覆盖器件隔离层的顶表面并暴露有源图案的上部，其中器件隔离层包括与有源图案的相面对的侧壁相邻的多个第一隔离部、以及在第一隔离部之间的第二隔离部，其中第二隔离部的顶表面位于比第一隔离部的顶表面低的垂直水平(vertical level)处。

根据一些示例实施方式，本公开涉及一种半导体器件，其包括：衬底，包括沿第一方向纵长延伸的多个有源图案；栅电极，穿越有源图案并沿第二方向纵长延伸；器件隔离层，填充有源图案之间的间隙；钝化层，覆盖器件隔离层的顶表面并暴露有源图案的上部；以及栅极电介质层，在栅电极和有源图案之间以及在栅电极和钝化层之间，其中钝化层包括多个第一区段和在所述多个第一区段中的两个第一区段之间的第二区段，其中第二区段的顶表面位于比所述两个第一区段的每个的顶表面低的垂直水平处。

根据一些示例实施方式，本公开涉及一种半导体器件，其包括：衬底，包括第一有源图案和第二有源图案；器件隔离层，填充第一有源图案和第二有源图案之间的间隙；钝化层，设置在器件隔离层上并暴露第一有源图案的上部和第二有源图案的上部；第一源极/漏极图案，在第一有源图案的上部；以及第二源极/漏极图案，在第二有源图案的上部，其中钝化层包括第一区段和第二区段，其中第二区段的顶表面位于比第一区段的顶表面低的垂直水平处，以及其中第一有源图案和第二有源图案中的至少一个的底表面覆盖第一区段的顶表面的至少一部分。

附图说明

图1示出了显示根据一些示例实施方式的半导体器件的俯视图。

图2A、2B和2C分别示出了沿图1的线A-A'、B-B'和C-C'截取的剖视图。

图3A和3B分别示出了显示图2C的一部分和图2B的一部分的放大视图。

图4示出了显示图2C的一部分的放大视图。

图5、7、9、11和13示出了显示根据一些示例实施方式的制造半导体器件的方法的俯视图。

图6A、8A、10A、12A和14A分别示出了沿图5、7、9、11和13的线A-A'截取的剖视图。

图6B、8B、10B、12B和14B分别示出了沿图5、7、9、11和13的线B-B'截取的剖视图。

图12C和14C分别示出了沿图11和13的线C-C'截取的剖视图。

具体实施方式

图1示出了显示根据一些示例实施方式的半导体器件的俯视图。图2A、2B和2C分别示出了沿图1的线A-A'、B-B'和C-C'截取的剖视图。图3A和3B分别示出了显示图2C的一部分和图2B的一部分的放大视图。图4示出了显示图2C的一部分的放大视图。