[发明专利]一种基于锁相延迟的多ADC同步装置

权利要求书

1.一种基于锁相延迟的多ADC同步装置，其特征在于，包括：FPGA、时钟生成器、脉冲发生器和多片ADC；

所述的FPGA用于产生时钟同步信号SYNC和SPI控制命令，再将时钟同步信号SYNC发送给时钟生成器，将SPI控制命令同时发送给时钟生成器和脉冲发生器；

所述的时钟生成器在SPI控制命令下先进行初始化配置，并依次对第一级锁相环和第二级锁相环进行锁定；然后在时钟同步信号的激励下，对齐内部分频器的相位，产生出多片ADC的采样时钟信号，并分发给每一片ADC；同时，时钟生成器生成一路参考时钟信号和一路脉冲同步信号并发送给脉冲发生器，其中，参考时钟信作为脉冲发生器的源时钟，脉冲同步信号对脉冲发生器进行同步复位；

所述的脉冲发生器在SPI控制命令下先进行初始化配置，并依次对第一级锁相环和第二级锁相环进行锁定；然后在脉冲同步信号的激励下，使脉冲发生器的输出端保持与时钟生成器的相位对齐对齐，然后，脉冲发生器对输入的源时钟进行多路驱动，产生出多路延迟可调的同步脉冲信号，并分发给每一片ADC；

所述的ADC根据同步脉冲信号进行复位操作，然后在采样时钟信号到来时进行信号采样。

2.根据权利要求1所述的基于锁相延迟的多ADC同步装置，其特征在于，包括：所述时钟生成器和脉冲发生器采用双级联型的锁相环结构，两者之间采用时钟树结构的连接方式；

所述双级联型的锁相环结构包括第一级锁相环和第二级锁相环，每一级锁相环均由电荷泵型锁相环结构；其中，第一级锁相环以高精度晶振作为参考源，当第一级锁相环锁定时给第二级锁相环提供一个精准、低噪声的参考时钟，第二级锁相环采用一个内部压控振荡器实现时钟倍频，第二级锁相环锁定时产生和分配出多种类型的时钟资源；

所述时钟树结构，采用时钟生成器作为主时钟芯片，采用脉冲发生器作为分支芯片；主时钟芯片以外部晶振作为参考源，输出高精度、低相噪的时钟作为后级脉冲发生器的输入时钟；在时钟树的每一级，前级的时钟芯片提供脉冲同步信号对后级的分支芯片进行相位对齐，使得各输出之间实现更精确的同步。

3.根据权利要求1所述的基于锁相延迟的多ADC同步装置，其特征在于，包括：所述ADC的复位操作，采用模拟延迟和数字延迟方法来调节脉冲的输出延迟；

其中，所述模拟延迟最小调节步进为ADly＝25ps，步进数最高为AStep＝23；所述数字延迟最小调节步进为DDly＝200ps，步进数最高为DStep＝17；当延迟量大于T＝1/2VCO的调节，采用数字延迟的方法，对于延迟量小于T＝1/2VCO的调节，采样模拟延迟的方法。

具体的实施步骤如下：

(1)、发送初始化延迟值；

(2)、逐步增大模拟延迟量，ADC输出数据会依次经历稳定、不稳定的状态；

(3)、根据两次不稳定的中心值AStep1，AStep2，计算得到稳定复位的延迟量AStep0＝(AStep1+AStep2)/2；

(4)、设置模拟延迟量为AStep0，实现单片ADC的稳定复位；

(5)、当多ADC复位在不同的区间时，调节数字延迟量DStep＝DStep+2，即脉冲延迟一个采样时钟周期，使得同步信号复位在下一个稳定周期；

(6)、在单片ADC稳定的基础上，依次对多片ADC重复第(5)项，最终实现多ADC的稳定复位。