[发明专利]一种基于锁相延迟的多ADC同步装置

说明书

本发明公开了一种基于锁相延迟的多ADC同步装置，先通过FPGA产生时钟同步信号SYNC和SPI控制命令，时钟生成器和脉冲发生器在SPI控制命令下先进行初始化配置，并依次对第一级锁相环和第二级锁相环进行锁定，然后基于时钟树结构连接方式的双级联型的锁相环结构，实现多ADC的同步复位信号。

技术领域

本发明属于信号处理技术领域，更为具体地讲，涉及一种基于锁相延迟的多ADC同步装置。

背景技术

在高速数据采集系统中，通常使用多ADC并行采集阵列来提高采样率。在并行采集场合，对多ADC的复位，直接影响到ADC输出数据的同步，最终会影响到数据的正确重构。因此，实现多片ADC的稳定复位，保证多片ADC的采集同步是设计关键。

由于采集板的PCB走线以及分立元件间的延迟特性的差异，直接造成同步信号在各自路径上的延迟长度不一致。如果同步信号复位在采样时钟的亚稳态区间，最终会导致两种不同的结果，ADC采集数据的输出会有一个采样时钟周期的差异，如图1所示。

多片ADC复位信号除了需要避开复位的亚稳态区间外，还需要作用在同一个复位区间。ADC的采集数据是在采样时钟的作用下进行输出，当复位信号作用在不同的采样区间时，输出的数据会经过不同的采样时钟周期延迟，如图2所示。

因此，为了保证采集数据的正确重构，需要通过调节复位脉冲的延迟，使得复位信号作用在同一个稳定区间。在以往的复位电路设计中，采用了多级电路的设计方法。该电路由PLL，FPGA，D触发器，多路扇出器以及可编程延迟芯片组成，实现结构如图3所示。

该方法利用锁相环给FPGA，D触发器提供同源的时钟，FPGA产生单个复位脉冲，D触发器对复位脉冲进行同步触发，多路扇出器将单个脉冲驱动为8个脉冲，延时器对各自脉冲进行延迟调节，最终提供给ADC进行复位。

以上多级结构的电路中，每一级都存在独立元件，同时在PCB的布局布线中，每一条路径的走线长度都不一致。由于PCB走线延迟以及分立元件的延迟受温度影响较大，在温度变化的时候，容易造成复位信号作用在亚稳态区间或者下一个复位区间内，对多路ADC的稳定复位带来不利影响。因此，有必要设计一种低温漂的同步复位装置。

发明内容

本发明的目的在于克服现有技术的不足，提供一种基于锁相延迟的多ADC同步装置，通过采用时钟树结构连接方式的双级联型的锁相环结构，来保证了复位电路的时钟同源性，降低了输出延迟因温度受到影响。

为实现上述发明目的，本发明一种基于锁相延迟的多ADC同步装置，其特征在于，包括：FPGA、时钟生成器、脉冲发生器和多片ADC；

所述的FPGA用于产生时钟同步信号SYNC和SPI控制命令，再将时钟同步信号SYNC发送给时钟生成器，将SPI控制命令同时发送给时钟生成器和脉冲发生器；

所述的时钟生成器在SPI控制命令下先进行初始化配置，并依次对第一级锁相环和第二级锁相环进行锁定；然后在时钟同步信号的激励下，对齐内部分频器的相位，产生出多片ADC的采样时钟信号，并分发给每一片ADC；同时，时钟生成器生成一路参考时钟信号和一路脉冲同步信号并发送给脉冲发生器，其中，参考时钟信作为脉冲发生器的源时钟，脉冲同步信号对脉冲发生器进行同步复位；

所述的脉冲发生器在SPI控制命令下先进行初始化配置，并依次对第一级锁相环和第二级锁相环进行锁定；然后在脉冲同步信号的激励下，使脉冲发生器的输出端保持与时钟生成器的相位对齐，然后，脉冲发生器对输入的源时钟进行多路驱动，产生出多路延迟可调的同步脉冲信号，并分发给每一片ADC；

所述的ADC根据同步脉冲信号进行复位操作，然后在采样时钟信号到来时进行信号采样。

本发明的发明目的是这样实现的：