[发明专利]沟槽栅极高压晶体管、集成电路及其形成方法

说明书

本申请的多个实施例涉及IC及相关的形成方法。在一些实施例中，IC包括集成到衬底中的存储器区域和逻辑区域。存储器单元结构设置在所述存储器区域上。多个逻辑器件设置在所述逻辑区域上。第一逻辑器件包括由第一逻辑栅极电介质与所述衬底分离的第一逻辑栅电极。第一逻辑栅极电介质设置为沿着衬底的逻辑器件沟槽的表面，并且第一逻辑栅电极设置在所述逻辑器件沟槽内的所述第一逻辑栅极电介质上。通过将第一逻辑栅电极布置在逻辑器件沟槽内，可以改善由随后的平坦化工艺所导致的金属层损耗、生成的薄层电阻、阈值电压变化及失配问题。本发明的实施例还提供了沟槽栅极高压晶体管。

技术领域

本发明的实施例一般地涉及半导体技术领域，更具体地，涉及沟槽栅极高压晶体管、集成电路及其形成方法。

背景技术

集成电路(IC)制造业在过去几十年里经历了指数式增长。随着IC的发展，功能密度(即，每个芯片区域上的互连装置的数量)普遍增加，而几何尺寸(即，可以创建的最小组件(或线)已经减少。IC发展的一些进步包括嵌入式存储器技术和高k金属栅极(HKMG)技术。嵌入式存储器技术是将存储器器件与逻辑器件集成在同一半导体芯片上，使得存储器器件支持逻辑器件的运行。高k金属栅极(HKMG)技术是利用金属栅电极和高k栅极电介质层制造半导体装置。

发明内容

根据本发明的一方面，提供了一种集成电路(IC)，包括：存储器区域、逻辑区域和边界区域，集成到衬底中，其中，所述边界区域定义在所述存储器区域和所述逻辑区域之间；存储器单元结构，设置在所述存储器区域上，包括分别设置在所述衬底上的一对控制栅电极和设置在所述一对控制栅电极的相对侧上的一对存储器栅电极；以及多个逻辑器件，设置在所述逻辑区域上并包括第一逻辑器件，其中，所述第一逻辑器件配置为在第一电压下工作，并且包括由第一逻辑栅极电介质与所述衬底分离的第一逻辑栅电极；其中，所述第一逻辑栅极电介质设置为沿着所述衬底的逻辑器件沟槽的表面，并且所述第一逻辑栅电极设置在所述逻辑器件沟槽内的所述第一逻辑栅极电介质上。

根据本发明的另一方面，提供了一种用于形成集成电路的方法，所述方法包括：提供衬底，所述衬底包括存储器区域、逻辑区域以及定义在所述存储器区域和所述逻辑区域之间的边界区域；从所述衬底的顶面形成多个深沟槽，所述多个深沟槽包括所述存储器区域中的存储器隔离沟槽、所述逻辑区域中的逻辑隔离沟槽、所述边界区域中的边界沟槽、和在所述逻辑区域中介于所述逻辑器件沟槽和所述边界沟槽之间的逻辑器件沟槽；在包括所述存储器隔离沟槽、所述逻辑隔离沟槽、所述边界沟槽和所述逻辑器件沟槽的所述多个深沟槽中填充隔离材料；从所述逻辑器件沟槽中去除所述隔离材料；在所述逻辑器件沟槽中填充第一逻辑栅极电介质和第一逻辑栅电极；和在所述衬底中的所述逻辑器件沟槽的相对侧上形成第一源极/漏极区域和第二源极/漏极区域。

根据本发明的又一方面，提供了一种集成电路(IC)，包括：衬底的逻辑隔离沟槽和逻辑器件沟槽，从所述衬底的顶面延伸至所述衬底内的位置；第一逻辑器件，配置为在第一电压工作，并且包括通过第一逻辑栅极电介质与所述衬底分离的第一逻辑栅电极；第二逻辑器件，包括通过第二逻辑栅极电介质与所述衬底分离的第二逻辑栅电极，其中，所述第二逻辑器件配置为在小于所述第一电压的第二电压下工作；以及逻辑沟槽隔离结构，设置在所述逻辑隔离沟槽内以及所述第一逻辑器件和所述第二逻辑器件之间；其中，所述第一逻辑栅极电介质共形地设置为沿着所述衬底的所述逻辑器件沟槽的底部表面和侧壁表面，并且所述第一逻辑栅电极设置在所述逻辑器件沟槽内的所述第一逻辑栅极电介质上。

附图说明

当结合附图进行阅读时，根据以下详细的描述来更好地理解本发明的各个方面。注意，根据工业的标准实践，各个部件没有按比例绘制。实际上，为了讨论的清楚，可以任意地增加或减小各个部件的尺寸。

图1至图3示出了包含沟槽栅极高压晶体管的HKMG嵌入式存储器集成电路(IC)的一些实施例的各种截面图。

图4示出了包含沟槽栅极高压晶体管的集成电路(IC)的一些实施例的截面图。