[发明专利]同步时钟ADC电路的亚稳态的检测消除电路

权利要求书

1.一种同步时钟ADC电路的亚稳态的检测消除电路，其特征在于，包括：

亚稳态标志信号生成电路、同步时钟信号生成电路，用于连接至所述同步时钟ADC电路的比较器的输出端，根据所述比较器的输出和反向输出生成亚稳态标志信号，以控制同步时钟信号的生成，所述同步时钟信号用于供给所述比较器，给所述比较器提供比较时钟；

同步时钟信号生成电路，连接至所述亚稳态标志信号生成电路的输出端，用于根据所述亚稳态标志信号生成同步时钟信号，所述同步时钟信号生成电路还连接至所述比较器，将生成的同步时钟信号供给所述比较器，且所述比较器处于亚稳态时，将所述同步时钟信号置为低电平，且将比较器的输出复位；

其中，所述同步时钟信号生成电路包括：

第一与门，具有两个输入端，且两个输入端分别连接一比较器控制时钟信号，以及所述亚稳态标志信号生成电路的输出端，对两者进行与非运算；

所述亚稳态标志信号生成电路包括：

第一同或门，具有两个输入端，分别连接至所述比较器的输出和反向输出；

第一延时器，连接至所述第一同或门的输出端，用于对所述第一同或门的输出进行延时，获取第一延时信号；

第二延时器，连接至所述同步时钟信号生成电路的输出端，用于延迟所述同步时钟信号生成电路输出的同步时钟信号，获取第二延时信号；

第一D触发器，其中D端连接所述第一延时信号，CP端连接第二延时信号，S端连接采样时钟信号；

所述第一D触发器的输出端Q作为所述亚稳态标志信号生成电路的输出端，连接至所述同步时钟信号生成电路，将亚稳态标志信号输出至所述同步时钟信号生成电路。

2.根据权利要求1所述的同步时钟ADC电路的亚稳态的检测消除电路，其特征在于，所述第一延时器包括偶数级反相器，所述第二延时器也包括偶数级反相器。

3.根据权利要求1所述的同步时钟ADC电路的亚稳态的检测消除电路，其特征在于，所述亚稳态标志信号生成电路的输出端通过非门连接至所述同步时钟信号生成电路。

4.根据权利要求1所述的同步时钟ADC电路的亚稳态的检测消除电路，其特征在于，所述同步时钟ADC电路处于亚稳态时，对应至所述比较器的正向输出和反向输出同时为高电平，或同时为低电平。

5.根据权利要求1所述的同步时钟ADC电路的亚稳态的检测消除电路，其特征在于，所述比较器的输出复位时，根据所述同步时钟ADC电路的数据寄存器的复位状态进行复位，若所述数据寄存器的复位状态为0，则所述比较器的输出被复位为1，若所述数据寄存器复位状态为1，则所述比较器的输出被复位为0。