[发明专利]同步时钟ADC电路的亚稳态的检测消除电路

说明书

本发明涉及一种同步时钟ADC电路的亚稳态的检测消除电路，包括：亚稳态标志信号生成电路，用于连接至所述同步时钟ADC电路的比较器的输出端，根据所述比较器的输出和反向输出生成亚稳态标志信号，以控制同步时钟信号的生成，所述同步时钟信号用于供给所述比较器，给所述比较器提供比较时钟；同步时钟信号生成电路，连接至所述亚稳态标志信号生成电路的输出端，用于根据所述亚稳态标志信号生成同步时钟信号，所述同步时钟信号生成电路还连接至所述比较器，将生成的同步时钟信号供给所述比较器，且所述比较器处于亚稳态时，所述同步时钟信号为低电平。

技术领域

本发明涉及ADC电路领域，具体涉及一种同步时钟ADC电路的亚稳态 的检测消除电路。

背景技术

ADC(analog-to-digital Converter)是一种将模拟信号转换为数字信号的电路，作为模拟信号和数字信号之间的桥梁，ADC被广泛的应用在多种电路中。 例如：音频设备，通信、卫星，精密仪器等等。近年来，随着工艺的发展，SAR ADC依靠其低功耗的优势越来越受重视。

图1是常见的SARADC的系统框图，可以看到SARADC主要包括采样 电路、DAC电容阵列、比较器、逻辑电路四部分，其中逻辑电路部分的详细电 路见图2，它主要包括了移位寄存器、数据寄存器和输出寄存器。

下面以8位ADC为例对SAR ADC的工作过程进行详细讲解，如图1所 示，SARADC在工作时首先由采样电路对输入信号进行采样，采样的结果保存 在电容阵列上面，图1所给出的例子为顶级板采样，采样完成后，直接进行第一 次比较，第二次比较要在第一次比较完成后，根据比较器的比较结果对最高位电 容进行置位。如果V_ip＞V_in，那么比较器输出结果为1，此时，逻辑控制电路会将 比较器正输入端电容阵列的最高位电容的底板接地，而比较器负输入端电容阵 列的最高位电容底板接Vref，这样电容顶板的电压会发生改变，正输入端电压变 为：

负输入端的电压会变为：

然后进行第二次比较，比较的值是比较器的输入Vp和Vn。第一次比较 的时候Vp＝Vip，Vn＝Vin，之后的比较这两个电压值会发生变化。根据第二次比 较的值对电容阵列的次高位进行置位，置位的原则是使电压大的一端电压值变 小，电压小的一端电压值变大，这样在逐次的比较并置位的过程中，比较器输入 的差分电压差值会逐渐逼近，最终收敛到1个LSB(最低有效位)以内。判断 为差值小于1LSB时还要继续进行置位。

在比较的过程中比较器依次输出的码字就是ADC将模拟信号转换为的数 字信号。这一过程比较器两端电压变化的示意图如图4所示。

比较器开始工作时必须在完成采样后，此时采样时钟信号clks为0，第一 次比较时会使移位寄存器中第一个D触发器的输出变为1，该输出又会触发数 据寄存器中的第一个D触发器工作，从而捕捉到比较器的输出并进行锁存，锁 存在数据寄存器中的第一个D触发器中。第二次比较时则会触发移位寄存器中 第二个D触发器，并使数据寄存器捕捉并锁存比较器的第二位输出。依次进行 下去直到8位比较完成。这样一个周期的比较就完成了，8位比较结果被锁存在 数据寄存器中。下一周期的采样时钟信号clks到来时进行下一次采样。

采样信号clks的上升沿同时触发输出寄存器将8位结果从数据寄存器中 取出并进行输出，这样就将上一周期的比较结果同步的输出到了片外。注意，采 样完成时，采样信号的反向信号会将移位寄存器复位到0，数据寄存器复位到0 或者1。这样下一周期才可以正常的工作。