[发明专利]一种低开销的组合逻辑电路抗单粒子错误的加固方法

权利要求书

1.一种低开销的组合逻辑电路抗单粒子错误的加固方法,其特征在于，包括以下步骤：

步骤一：读取待加固电路的网表文件，按顺序对节点进行编号，得到电路从输入到输出的所有门及节点的连接关系；

步骤二：预先设置各个门的门出错概率，计算每个门的扇入扇出之和，乘以该门的门出错概率得到该门的门加权出错概率；

步骤三：根据步骤二计算得到各个门的门加权出错概率，针对某一节点，将从输入开始所有扇入到该节点的门的门加权出错概率累加，得到该节点的软错误概率，软错误概率除以所有扇入到该节点的门的数量，得到该节点的软错误概率密度；

步骤四：对于电路的每个输出节点，其从输入开始所有扇入的门构成一条线路，根据步骤三计算得到各个节点的软错误概率密度，针对某条线路，生成该线路中所有节点的软错误概率密度排序表，得到排序表中最小项所对应的节点，选择该节点至输出节点之间所有门进行加固，对每条线路均进行相同的操作，最后合并所有线路，输出选择性加固电路网表。

2.根据权利要求1所述的一种低开销的组合逻辑电路抗单粒子错误的加固方法,其特征在于：在步骤二中，门出错概率为单个门在辐射情况下发生软错误的概率，某一门的门出错概率与其扇入扇出之和相乘得到门加权出错概率，门出错概率和门加权出错概率均只与门本身有关。

3.根据权利要求1所述的一种低开销的组合逻辑电路抗单粒子错误的加固方法,其特征在于：在步骤三中，由电路输入开始，每个门在辐射环境下所产生的软错误都会传输给其下一个门，最后累加为电路输出发生软错误的概率。

4.根据权利要求1所述的一种低开销的组合逻辑电路抗单粒子错误的加固方法,其特征在于：在步骤四的组合逻辑电路中，相比于靠近输入的门，靠近输出的门发生软错误时更大概率会导致输出错误，当加固排序表最小项所对应节点至输出节点之间的所有门时，则可以满足在减小面积损耗、优化传统TMR的基础上尽可能提高电路可靠性的要求，对每条线路均进行相同的操作，最后合并所有线路，输出选择性加固电路网表，若某一门被两条或以上线路所共用，且其中一条线路输出的选择性加固网表中包含该门，则该门包含在最终的选择性加固电路网表中。