[发明专利]一种低开销的组合逻辑电路抗单粒子错误的加固方法

说明书

本发明公开一种低开销的组合逻辑电路抗单粒子错误的加固方法，包括以下步骤：首先读取待加固电路的网表文件，按顺序对节点进行编号，得到电路从输入到输出的所有门及节点的连接关系；然后再预先设置各个门的门出错概率；再根据步骤二计算得到各个门的门加权出错概率，针对某一节点，得到该节点的软错误概率，进而得到该节点的软错误概率密度；最后对于电路的每个输出节点，针对某条线路，生成该线路中所有节点的软错误概率密度排序表，得到排序表中最小项所对应的节点，选择该节点至输出节点之间所有门进行加固，对每条线路均进行相同的操作，最后合并所有线路，输出选择性加固电路网表。

技术领域

本发明涉及集成电路设计技术领域，尤其涉及一种低开销的组合逻辑电路抗单粒子错误的加固方法。

背景技术

当芯片处于外太空等恶劣辐射环境下时，高能粒子打击很有可能会造成存储器的数据发生单粒子翻转，也会造成组合逻辑电路发生单粒子瞬态脉冲错误。随着微电子技术和现代生产工艺的高速发展，集成电路的尺寸在不断的减小。同时，辐射环境对纳米级CMOS电路的影响也越来越大，导致CMOS器件的可靠性降低。因此，越来越多的人开始关注如何加固组合逻辑电路，以提高电路的抗单粒子可靠性。

一种常见的方法是三模冗余，即将整个逻辑电路完全复制两份后与原电路一起接到一个投票器上。此方法能有效的提高输出的可靠性，但是却带来了巨大的功耗和面积开销。部分容错技术，即选择性地对原电路进行加固是应对上述问题的另一种方法。因此，如何在尽可能的提高电路可靠性的基础上最大程度的减小面积与功耗问题显得尤为重要。。

发明内容

针对上述问题，本发明提供了一种低开销的组合逻辑电路抗单粒子错误的加固方法，在提高电路抗单粒子可靠性的同时减小传统三模冗余方式带来的面积和功耗开销。

为了实现上述技术方案，本发明提供了一种低开销的组合逻辑电路抗单粒子错误的加固方法,其特征在于，包括以下步骤：

步骤一：读取待加固电路的网表文件，按顺序对节点进行编号，得到电路从输入到输出的所有门及节点的连接关系；

步骤二：预先设置各个门的门出错概率，计算每个门的扇入扇出之和，乘以该门的门出错概率得到该门的门加权出错概率；

步骤三：根据步骤二计算得到各个门的门加权出错概率，针对某一节点，将从输入开始所有扇入到该节点的门的门加权出错概率累加，得到该节点的软错误概率，软错误概率除以所有扇入到该节点的门的数量，得到该节点的软错误概率密度；

步骤四：对于电路的每个输出节点，其从输入开始所有扇入的门构成一条线路，根据步骤三计算得到各个节点的软错误概率密度，针对某条线路，生成该线路中所有节点的软错误概率密度排序表，得到排序表中最小项所对应的节点，选择该节点至输出节点之间所有门进行加固，对每条线路均进行相同的操作，最后合并所有线路，输出选择性加固电路网表。

进一步改进在于：在步骤二中，门出错概率为单个门在辐射情况下发生软错误的概率，某一门的门出错概率与其扇入扇出之和相乘得到门加权出错概率，门出错概率和门加权出错概率均只与门本身有关。

进一步改进在于：在步骤三中，由电路输入开始，每个门在辐射环境下所产生的软错误都会传输给其下一个门，最后累加为电路输出发生软错误的概率；实际上，软错误概率显示了电路中各个节点发生软错误的概率。

进一步改进在于：在步骤四的组合逻辑电路中，相比于靠近输入的门，靠近输出的门发生软错误时更大概率会导致输出错误，当加固排序表最小项所对应节点至输出节点之间的所有门时，则可以满足在减小面积损耗、优化传统TMR的基础上尽可能提高电路可靠性的要求，对每条线路均进行相同的操作，最后合并所有线路，输出选择性加固电路网表，若某一门被两条或以上线路所共用，且其中一条线路输出的选择性加固网表中包含该门，则该门包含在最终的选择性加固电路网表中。