[发明专利]加密电路、解密电路及其方法

权利要求书

1.一种XTS-AES加密电路，用于根据XTS-AES协议对数据单元加密，所述数据单元包括m+1个数据块P0～Pm，m为正整数，以及对所述数据单元的处理包括对应于数据块P0～Pm的m+1个阶段S1～Sm+1；其中第Si阶段对应处理数据块Pi-1，i∈[1,m+1]；

所述XTS-AES加密电路包括：第一AES加密单元(AES0)、第二AES加密单元(AES1)、第三AES加密单元(AES2)、模乘单元、第一异或单元(101)、第二异或单元(102)、第三异或单元(103)、数据缓存单元、第一选择器(202)、第一多路器(204)、第一数据寄存器(304)、第二数据寄存器(306)、拼接单元(328)、第二选择器(308)、异或单元(1038)、第三选择器(310)以及第二多路器(312)；

在处理所述数据单元的处理阶段S1，所述第一AES加密单元(AES0)对所述数据单元的调整值加密，其输出耦合到所述模乘单元；

所述模乘单元的输出耦合到所述第一异或单元(101)与所述模乘单元的输入；

所述第一异或单元(101)用于在阶段S1～Sm的每个阶段对所述模乘单元的输出与对应于所述数据单元的当前阶段的数据块(P0-Pm-1)做异或；

所述第二AES加密单元(AES1)对所述第一异或单元(101)的输出加密；

所述第二异或单元(102)对所述第二AES加密单元(AES1)与所述模乘单元的输出做异或；其中当处理所述数据单元的Sm阶段时，用数据缓存单元缓存所述第二异或单元输出的数据块，所缓存的数据块包括数据块Cm与数据块Cp两部分；将所述第二异或单元处理所述数据单元的阶段S1到阶段Sm-1的输出作为所述XTS-AES加密电路处理所述数据单元的第1到第m-1个输出；所述数据缓存单元缓存的用于所述数据单元的数据块Cm作为所述XTS-AES加密电路处理所述数据单元时的第m+1个输出；

所述数据缓存单元还接收明文，所述数据缓存单元将数据块Pm与数据块Cp合并；

所述第三AES加密单元(AES2)耦合到所述数据缓存单元，对所述数据缓存单元所缓存的Pm与Cp合并后的数据块同模乘单元的输出的异或结果加密；

所述第三异或单元(103)对所述第三AES加密单元(AES2)的输出与所述模乘单元的输出做异或，将所述第三异或单元(103)的输出作为所述XTS-AES加密电路处理所述数据单元的第m个输出；

所述第一选择器(202)与所述第一异或单元(101)的输出以及数据块P0～Pm耦合，用于选择所述第一异或单元(101)的输出或数据块Pm；

所述第一多路器(204)的输入耦合所述第一选择器(202)的输出，所述第一多路器(204)用于将其输出之一提供给所述第二AES加密单元(AES1)，另一输出被所述第二AES加密单元(AES1)旁路；

所述第二选择器(308)与所述第二异或单元(102)以及所述第二AES加密单元(AES1)的输出或数据块P0～Pm耦合，用于选择所述第二异或单元(102)或数据块之一；

所述第一数据寄存器(304)与所述第二选择器(308)耦合，用于存储所述第二选择器(308)的输出结果；

所述第二数据寄存器(306)与所述第二异或单元(102)耦合，用于存储所述第二异或单元(102)的输出结果；

所述拼接单元(328)与所述第二AES加密单元(AES1)的输出以及所述第一数据寄存器(304)耦合；

所述异或单元(1038)与所述拼接单元(328)以及所述模乘单元耦合，用于将所述拼接单元(328)的输出与模乘结果做异或；

所述第三选择器(310)与所述第二选择器(308)以及所述异或单元(1038)耦合，用于选择所述第一数据寄存器(304)或所述第二数据寄存器(306)；

所述第二多路器(312)的输入与所述第三选择器(310)的输出耦合，用于将其输出之一提供给所述第三AES加密单元(AES2)，另一输出被所述第三AES加密单元(AES2)旁路；

其中，所述第一AES加密单元(AES0)、所述第二AES加密单元(AES1)以及第三AES加密单元(AES2)并行对不同数据单元中的数据块进行计算。

2.根据权利要求1的XTS-AES加密电路，在处理所述数据单元的处理阶段S₂-S_m+1，所述第一AES加密单元(AES0)关闭。