[发明专利]加密电路、解密电路及其方法

说明书

本申请提供了加密电路、解密电路及其方法。数据单元包括m+1个数据块P₀～P_m，m为正整数，其中，第1～m个数据块P₀～P_m‑1均具有预设字节数，第m+1个数据块P_m的字节数小于或者等于预设字节数其中，XTS‑AES加密电路包括：第一加密单元(AES0)、模乘单元、异或单元、第二加密单元(AES1)、第三加密单元(AES2)与缓存与调整单元。

技术领域

本申请涉及信息安全领域，具体涉及XTS-AES数据单元加密电路、解密电路。

背景技术

XTS-AES(带有调整和密文窃取的高级加密标准，XEX encryption mode withTweak and ciphertext Stealing-ADVANCED_ENCRYPTION_STANDARD)算法主要用于以数据单元(包括扇区、逻辑磁盘块等)为基础结构的存储设备中静止状态数据的加密。XTS-AES的公布解决了一系列的安全威胁，并且允许在算法实现上应用并行化和流水线结构。

现有技术的XTS-AES协议中，输入的数据分为不同数据类型，但是每种数据类型均按128比特分组处理，最后一组数据存在长度小于128比特的情况，密文窃取处理过程中，需要对最后一个完整的128比特明文数据块Pm-1和最后的非128比特明文数据块Pm的运算顺序进行调整(m为正整数)。按照标准IEEE1619处理时，Pm与Pm-1的运算结果相关，同时最终的输出结果的顺序也需要进行调换，导致了密文窃取过程中最后一部分的数据无法进行并行性或线速运算。对XTS-AES的运算电路具有较高时钟频率和较高的时序要求，无法与数据传输使用同一时钟，带来硬件设计的复杂度，难以保证线速输出。在“IEEE P1619^TM/D16Standard for Cryptographic Protection of Data on Block-Oriented StorageDevices”(http://grouper.ieee.org/groups/1619/email/pdf00086.pdf)中定义XTS-AES算法，将其全文通过引用合并于此。

发明内容

根据本发明的第一方面，提供了根据本发明第一方面的第一XTS-AES数据单元加密电路，数据单元包括m+1个数据块P₀～P_m，m为正整数，其中，第1～m个数据块P₀～P_m-1均具有预设字节数，第m+1个数据块P_m的字节数小于或者等于预设字节数；所述XTS-AES数据单元加密电路包括：第一加密单元(AES0)、模乘单元、异或单元、第二加密单元(AES1)、第三加密单元(AES2)与缓存与调整单元，其中，第一加密单元用于对数据单元的调整值进行加密并输出给模乘单元；模乘单元对第一加密单元的输出或模乘单元的前一运算结果进行模乘运算，并缓存运算结果；异或单元包括第一异或单元、第二异或单元和第三异或单元，其中，第一异或单元用于对模乘单元的输出与数据单元的数据块之一做异或，第一异或单元的输出耦合到第二加密单元(AES1)的输入；第二异或单元用于对第二加密单元(AES1)的输出与模乘单元的输出做异或，第二异或单元的输出耦合到第三加密单元(AES2)；第三异或单元用于对第三加密单元(AES2)的输出与模乘单元的输出做异或；缓存与调整单元用于对第二加密单元(AES1)的输出与模乘单元的输出的异或结果进行缓存，缓存与调整单元还用于拼接数据单元的数据块P_m与缓存的数据块，缓存与调整单元的输出耦合到第三加密单元(AES2)。

根据本发明的第一方面的第一XTS-AES数据单元加密电路，提供了根据本发明第一方面的第二XTS-AES数据单元加密电路，对数据单元的处理包括对应于数据块P₀～P_m的m+1个阶段S₁～S_m+1。