[发明专利]半导体结构及其形成方法

说明书

一种半导体结构及其形成方法，形成方法包括：提供衬底和鳍部，衬底上形成有栅极结构，栅极结构横跨鳍部且覆盖鳍部的部分侧壁和部分顶部，栅极结构两侧的鳍部中形成有源漏掺杂区；在衬底上形成第一介质层，第一介质层露出鳍部顶部；形成刻蚀停止层，保形覆盖第一介质层和第一介质层露出的鳍部和源漏掺杂区；在刻蚀停止层上形成第二介质层；形成贯穿第二介质层和刻蚀停止层的导电插塞，导电插塞横跨鳍部，且导电插塞与源漏掺杂区相连接。在第一介质层的作用下，减小了导电插塞和栅极结构之间的有效面积，相应减小了导电插塞和器件栅极结构之间的寄生电容。

技术领域

本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。

背景技术

在半导体制造中，为了更好的适应特征尺寸的减小，半导体工艺逐渐开始从平面MOSFET向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应晶体管(FinFET)。FinFET中，栅极结构至少可以从两侧对超薄体(鳍部)进行控制，与平面MOSFET相比，栅极结构对沟道的控制能力更强，能够很好的抑制短沟道效应；且FinFET相对于其他器件，与现有集成电路制造具有更好的兼容性。

在形成半导体器件后，需要使用多个金属层将各半导体器件连接在一起以形成电路，金属层包括互连线和形成于接触孔内的导电插塞(contact，CT)，接触孔内的导电插塞连接半导体器件，互连线将不同半导体器件上的导电插塞连接起来形成电路。例如：鳍式场效应晶体管中的导电插塞包括与栅极结构电连接的导电插塞、以及与源漏掺杂区电连接的导电插塞。

然而，随着器件特征尺寸持续减小，源漏掺杂区的尺寸也在等比例减小。因此，为了降低对光刻工艺的关键尺寸(CD)和套刻(overlay)精度的要求，引入了沟槽型导电插塞(trench CT)。以鳍式场效应晶体管(FinFET)为例，沟槽型导电插塞为条形，其延伸方向与栅极结构的延伸方向相同且横跨鳍部。

发明内容

本发明实施例解决的问题是提供一种半导体结构及其形成方法，提高半导体结构的性能。

为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供衬底以及凸出于所述衬底的鳍部，所述衬底上形成有栅极结构，所述栅极结构横跨所述鳍部且覆盖所述鳍部的部分侧壁和部分顶部，所述栅极结构两侧的鳍部中形成有源漏掺杂区；形成所述源漏掺杂区后，在所述鳍部露出的所述衬底上形成第一介质层，所述第一介质层露出所述鳍部顶部；形成刻蚀停止层，所述刻蚀停止层保形覆盖所述第一介质层以及所述第一介质层露出的鳍部和源漏掺杂区；在所述刻蚀停止层上形成第二介质层；形成贯穿第二介质层和刻蚀停止层的导电插塞，所述导电插塞横跨所述鳍部，且所述导电插塞与所述源漏掺杂区相连接。

相应的，本发明实施例还提供一种半导体结构，包括：衬底；鳍部，凸出于所述衬底；器件栅极结构，横跨所述鳍部且覆盖所述鳍部的部分侧壁和部分顶部；源漏掺杂区，位于所述器件栅极结构两侧的鳍部中；第一介质层，位于所述鳍部露出的所述衬底上，所述第一介质层露出所述鳍部顶部；刻蚀停止层，保形覆盖所述第一介质层露出的鳍部、源漏掺杂区和第一介质层；第二介质层，位于所述刻蚀停止层上，所述第二介质层覆盖所述栅极结构的侧壁；导电插塞，贯穿所述器件栅极结构两侧的第二介质层和刻蚀停止层，所述导电插塞横跨所述鳍部，且所述导电插塞与所述源漏掺杂区相连接。

与现有技术相比，本发明实施例的技术方案具有以下优点：

本发明实施例在形成源漏掺杂区后，在鳍部露出的衬底上形成第一介质层，所述第一介质层露出所述鳍部，形成第一介质层后，形成刻蚀停止层，所述刻蚀停止层保形覆盖所述第一介质层露出的鳍部、源漏掺杂区和第一介质层，并在所述刻蚀停止层上形成第二介质层，在所述第一介质层的作用下，后续形成贯穿所述第二介质层和刻蚀停止层的导电插塞后，减小了位于鳍部两侧的导电插塞的高度，从而减小了导电插塞和器件栅极结构之间的有效面积，相应减小了导电插塞和器件栅极结构之间的寄生电容，进而提高半导体结构的性能(例如：交流性能)。

附图说明