[发明专利]一种FPGA芯片互连并行接口的验证系统及设备

权利要求书

1.一种FPGA芯片互连并行接口的验证系统，其特征在于，包括：

发送端，用于根据预设位宽和预设翻转率生成目标信号，并通过并行接口发送所述目标信号，以及所述目标信号对应的时钟信号至接收端；

所述接收端，用于将接收到的目标信号转换为第一目标数据；根据所述预设位宽和所述预设翻转率生成信号，并将生成的信号转换为第二目标数据；判断所述第一目标数据和所述第二目标数据是否一致；若是，则所述并行接口正常；若否，则所述并行接口异常。

2.根据权利要求1所述的FPGA芯片互连并行接口的验证系统，其特征在于，还包括：

示波器，用于若所述第一目标数据和所述第二目标数据不一致，则检测所述发送端发送的时钟信号和所述接收端接收的时钟信号是否一致；若是；则所述并行接口中的时钟线路正常；若否，则所述并行接口中的时钟线路异常。

3.根据权利要求2所述的FPGA芯片互连并行接口的验证系统，其特征在于，

所述发送端还用于：若所述时钟线路正常，则控制所述预设位宽中的目标数据位关闭，并根据所述预设位宽和所述预设翻转率生成检测信号，并通过所述并行接口发送所述检测信号，以及所述检测信号对应的时钟信号至接收端；

所述接收端还用于：将接收到的检测信号转换为检测数据；判断所述检测数据和所述第二目标数据是否一致；若是，则所述目标数据位异常。

4.根据权利要求3所述的FPGA芯片互连并行接口的验证系统，其特征在于，所述发送端还用于：

通过倍频方式或分频方式调整所述时钟信号。

5.根据权利要求4所述的FPGA芯片互连并行接口的验证系统，其特征在于，所述发送端还用于：

利用与所述发送端发送的时钟信号对应的同源时钟，采集所述发送端发送的目标信号并展示。

6.根据权利要求5所述的FPGA芯片互连并行接口的验证系统，其特征在于，所述接收端还用于：

利用与所述接收端接收到的时钟信号对应的同源时钟，采集所述接收端接收到的目标信号并展示。

7.根据权利要求6所述的FPGA芯片互连并行接口的验证系统，其特征在于，还包括：

上位机，用于将所述发送端生成的信号和所述接收端接收到的目标信号进行对比，并将对比结果进行展示。

8.根据权利要求1所述的FPGA芯片互连并行接口的验证系统，其特征在于，所述发送端还用于：

调整所述预设位宽，并根据调整后的位宽和所述预设翻转率生成目标信号。

9.根据权利要求1所述的FPGA芯片互连并行接口的验证系统，其特征在于，所述发送端还用于：

调整所述预设翻转率，并根据调整后的翻转率和所述预设位宽生成目标信号。

10.一种FPGA芯片互连并行接口的验证设备，其特征在于，包括：

位宽选择模块，用于预设目标信号的位宽；

翻转率控制模块，用于预设所述目标信号的翻转率；

时钟控制模块，用于生成与所述目标信号对应的时钟信号；

发送模块，用于通过并行接口发送所述目标信号和所述时钟信号；

接收模块，用于接收所述目标信号和所述时钟信号；

采集模块，用于将接收到的目标信号转换为第一目标数据；

校验模块，用于利用所述位宽和所述翻转率生成信号，并将生成的信号转换为第二目标数据；判断所述第一目标数据和所述第二目标数据是否一致；若是，则所述并行接口正常；若否，则所述并行接口异常。