[发明专利]一种FPGA芯片互连并行接口的验证系统及设备

说明书

本申请公开了一种FPGA芯片互连并行接口的验证系统，包括：发送端，用于根据预设位宽和预设翻转率生成目标信号，并通过并行接口发送目标信号，以及目标信号对应的时钟信号至接收端；接收端，用于将接收到的目标信号转换为第一目标数据；根据预设位宽和预设翻转率生成信号，并将生成的信号转换为第二目标数据；判断第一目标数据和第二目标数据是否一致；若是，则并行接口正常；若否，则并行接口异常。该系统中的发送端和接收端通过并行接口进行通信，若并行接口正常，则其功能性良好；若并行接口异常，则其功能性受损，其电通性也就可能存在问题。相应地，本申请公开的一种FPGA芯片互连并行接口的验证设备，也同样具有上述技术效果。

技术领域

本申请涉及测试技术领域，特别涉及一种FPGA芯片互连并行接口的验证系统及设备。

背景技术

FPGA芯片互连并行接口是采用并行传输方式来传输数据的接口标准，并行接口包括时钟线路和数据线路，数据线路具有多个数据位，这多个数据位能够同时传输数据，因此具有传输效率高、速度快的特点。

目前，对FPGA芯片互连并行接口的验证主要是针对电路的连通性。例如：通过调整FPGA上的电容或电阻等器件，来控制并行接口电路一端的电压，同时检测并行接口电路另一端的电压是否可以相应改变，若可以，则认为并行接口电路的连通性良好。现有验证方式只能验证并行接口的电路连通性，而电路连通性良好无法确定并行接口的功能性是否良好。

因此，如何验证并行接口的功能性，是本领域技术人员需要解决的问题。

发明内容

有鉴于此，本申请的目的在于提供一种FPGA芯片互连并行接口的验证系统及设备，以验证并行接口的功能性。其具体方案如下：

第一方面，本申请提供了一种FPGA芯片互连并行接口的验证系统，包括：

发送端，用于根据预设位宽和预设翻转率生成目标信号，并通过并行接口发送目标信号，以及目标信号对应的时钟信号至接收端；

接收端，用于将接收到的目标信号转换为第一目标数据；根据预设位宽和预设翻转率生成信号，并将生成的信号转换为第二目标数据；判断第一目标数据和第二目标数据是否一致；若是，则并行接口正常；若否，则并行接口异常。

优选地，还包括：

示波器，用于若第一目标数据和第二目标数据不一致，则检测发送端发送的时钟信号和接收端接收的时钟信号是否一致；若是；则并行接口中的时钟线路正常；若否，则并行接口中的时钟线路异常。

优选地，发送端还用于：若时钟线路正常，则控制预设位宽中的目标数据位关闭，并根据预设位宽和预设翻转率生成检测信号，并通过并行接口发送检测信号，以及检测信号对应的时钟信号至接收端；

接收端还用于：将接收到的检测信号转换为检测数据；判断检测数据和第二目标数据是否一致；若是，则目标数据位异常。

优选地，发送端还用于：

通过倍频方式或分频方式调整时钟信号。

优选地，发送端还用于：

利用与发送端发送的时钟信号对应的同源时钟，采集发送端发送的目标信号并展示。

优选地，接收端还用于：

利用与接收端接收到的时钟信号对应的同源时钟，采集接收端接收到的目标信号并展示。

优选地，还包括：

上位机，用于将发送端发送的目标信号和接收端接收到的目标信号进行对比，并将对比结果进行展示。

优选地，发送端还用于：

调整预设位宽，并根据调整后的位宽和预设翻转率生成目标信号。