[发明专利]半导体存储装置

说明书

本发明的实施方式提供一种能够实现高速动作的半导体存储装置。实施方式的半导体存储装置(1)具备存储单元、连接在所述存储单元的字线、连接在所述存储单元的源极线及控制电路，所述控制电路构成为，对所述字线施加第1电压，在施加所述第1电压后，施加大于所述第1电压的第2电压，在施加所述第2电压后，施加大于所述第1电压且小于所述第2电压的第3电压，且对应于所述字线被施加所述第2电压的时刻而对所述源极线施加第4电压，在施加所述第4电压后，施加小于所述第4电压的第5电压。

[相关申请案]

本申请案享有将日本专利申请案2018-234403号(申请日：2018年12月14日)作为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。

技术领域

实施方式涉及一种半导体存储装置。

背景技术

作为半导体存储装置，已知有NAND(Not AND，与非)型闪速存储器。

发明内容

实施方式提供一种能够实现高速动作的半导体存储装置。

实施方式的半导体存储装置包含：存储单元；字线，连接在所述存储单元；源极线，连接在所述存储单元；及控制电路；且所述控制电路构成为，对所述字线施加第1电压，在施加所述第1电压后，施加大于所述第1电压的第2电压，在施加所述第2电压后，施加大于所述第1电压且小于所述第2电压的第3电压，对应于所述字线被施加所述第2电压的时刻而对所述源极线施加第4电压，在施加所述第4电压后，施加小于所述第4电压的第5电压。

附图说明

图1是表示包含第1实施方式的半导体存储装置的存储器系统的构成的一个例子的框图。

图2是表示第1实施方式的半导体存储装置的构成的一个例子的框图。

图3是表示第1实施方式的半导体存储装置中的存储单元阵列的电路构成的一个例子的图。

图4是表示由第1实施方式的半导体存储装置的存储单元晶体管形成的阈值分布的一个例子的图。

图5是表示第1实施方式的半导体存储装置中的感测放大器模块的电路构成的一部分的一个例子的图。

图6是表示对第1实施方式的半导体存储装置的读出动作中利用的各种电路构成要素施加的电压的时间变化的一个例子的时序图。

图7是表示对第1实施方式的比较例的半导体存储装置的读出动作中利用的各种电路构成要素施加的电压的时间变化的一个例子的时序图。

图8是表示第2实施方式的半导体存储装置中的某一驱动器的电路构成的一个例子的图。

图9是表示第2实施方式的半导体存储装置中的行解码器模块、字线、及源极线的布局的一个例子的图。

图10是表示第2实施方式的半导体存储装置中的某一驱动器中所包含的各晶体管的接通断开控制的第1例的概略电路构成图。

图11是表示通过图10中所图示的各晶体管的接通断开控制来实现的源极线的电位控制的一个例子的图。

图12是表示第2实施方式的半导体存储装置中的某一驱动器中所包含的各晶体管的接通断开控制的第2例的概略电路构成图。

图13是表示通过图12中所图示的各晶体管的接通断开控制来实现的源极线的电位控制的一个例子的图。

图14是表示第2实施方式的半导体存储装置中的某一驱动器中所包含的各晶体管的接通断开控制的第3例的概略电路构成图。

图15是表示通过图14中所图示的各晶体管的接通断开控制来实现的源极线的电位控制的一个例子的图。