[发明专利]半导体存储装置及存储系统

说明书

实施方式提供一种能高速执行写入动作的半导体存储装置及存储系统。实施方式的半导体存储装置具有多个记忆胞、将第1数据转换为与所述多个记忆胞的阈值的排列顺序相关的第2数据的第1电路、及根据所述第2数据对所述多个记忆胞进行写入的第2电路。

[相关申请]

本申请享有以日本专利申请2018-231802号(申请日：2018年12月11日)为基础申请的优先权。本申请通过参照该基础申请而包含该基础申请的全部内容。

技术领域

实施方式涉及一种半导体存储装置及存储系统。

背景技术

作为半导体存储装置，已知有NAND型闪速存储器。

发明内容

实施方式提供一种能高速执行写入动作的半导体存储装置及存储系统。

实施方式的半导体存储装置具有将第1数据转换为与所述多个记忆胞的阈值的排列顺序相关的第2数据的第1电路、及根据所述第2数据对所述多个记忆胞进行写入的第2电路。

附图说明

图1是表示半导体存储装置的存储方式的一例的图。

图2是表示半导体存储装置的另一存储方式的一例的图。

图3是采用半导体存储装置的另一存储方式时记忆胞的阈值分布。

图4是存储系统的框图。

图5是半导体存储装置的框图。

图6是记忆胞阵列的电路图。

图7是表示列解码器的框图。

图8是表示行解码器的框图。

图9是表示实施方式的半导体存储装置的存储方式的一例的图。

图10是表示数据与记忆胞的阈值的顺序的关系的图。

图11是表示顺位数据的结构的图。

图12是表示数据与顺位数据的关系的图。

图13是表示锁存器电路中存储的数据的图。

图14是表示锁存器电路中存储的数据的图。

图15是表示实施方式中的非易失性半导体存储装置的数据写入的概况的图。

图16是表示第1实施方式中的非易失性半导体存储装置的数据写入的流程图。

图17是表示数据与胞(cell)的顺位的关系的图。

图18是表示第1实施方式中的非易失性半导体存储装置的数据写入的波形图。

图19是表示第1实施方式中的非易失性半导体存储装置的数据写入的波形图。

图20A是表示半导体存储装置的存储方式的一例的图。

图20B是表示实施方式中的半导体存储装置的存储方式的一例的图。

图21是表示第2实施方式中的比较例中的半导体存储装置的感测放大器模块的结构的框图。

图22是表示第2实施方式中的半导体存储装置的感测放大器模块的结构的框图。

图23是表示复用器的结构的电路图。

图24是表示第3实施方式中的半导体存储装置的感测放大器模块的结构的框图。

图25是表示第3实施方式中的半导体存储装置的感测放大器模块的结构的电路图。