[发明专利]半导体存储装置

说明书

实施方式提供一种能够使读出动作高速化的半导体存储装置。实施方式的半导体存储装置具备：位线(BL)，连接于存储单元；节点(SEN)，电连接于位线(BL)；驱动器(T10)及(T4)，将节点(SEN)充电至第一电压；数据锁存电路(SDL)，基于节点(SEN)的电压，存储数据；数据总线(DBUS)，电连接于数据锁存电路(SDL)；晶体管(T7)，连接于节点(SEN)与数据总线(DBUS)之间；及数据锁存电路(XDL)，电连接于数据总线(DBUS)。数据锁存电路(SDL)连接于驱动器(T10)及(T4)的输入端。基于数据锁存电路(SDL)中存储的数据，驱动器(T10)及(T4)对数据总线(DBUS)的电压进行释放或充入。

[相关申请案]

本申请案享有以日本专利申请案2018-240131号(申请日：2018年12月21日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。

技术领域

实施方式涉及一种半导体存储装置。

背景技术

已知有由存储单元三维排列而成的半导体存储装置。

发明内容

实施方式提供一种能够使读出动作高速化的半导体存储装置。

实施方式的半导体存储装置具备：位线，连接于存储单元；第一节点，电连接于所述位线；第一驱动器，将所述第一节点充电至第一电压；第一缓冲电路，基于所述第一节点的电压，存储数据；总线，电连接于所述第一缓冲电路；第一晶体管，连接于所述第一节点与所述总线之间；及第二缓冲电路，电连接于所述总线。所述第一缓冲电路连接于所述第一驱动器的输入端，基于所述第一缓冲电路中存储的数据，所述第一驱动器对所述总线的电压进行释放或充入。

附图说明

图1是包含第一实施方式的半导体存储装置的存储器系统的框图。

图2是表示第一实施方式的半导体存储装置的构成的框图。

图3是第一实施方式中的块的电路图。

图4是第一实施方式中的块的一部分区域的剖视图。

图5是表示第一实施方式中的存储单元晶体管的可取数据及其阈值电压分布的图。

图6是表示第一实施方式中的感测放大器单元与数据寄存器的构成的框图。

图7是表示第一实施方式中的连接于数据总线的感测放大器的构成的框图。

图8是第一实施方式中的感测放大器内的感测放大器部及数据锁存电路的电路图。

图9是表示第一实施方式的读出动作中的控制信号的电压的时序图。

图10是表示第一实施方式中的从数据锁存电路SDL到数据锁存电路XDL的数据传输的状况的图。

图11是表示第一实施方式中的从数据锁存电路SDL到数据锁存电路XDL的数据传输的状况的图。

图12是第一实施方式中的从数据锁存电路SDL到数据锁存电路XDL的数据传输时的控制信号的时序图。

图13是表示第一实施方式的数据传输时产生的电流Icc的图。

图14是表示第一实施方式的数据传输时产生的电流Icc的图。

图15是表示第一实施方式的数据传输时产生的电流Icc的图。

图16是表示第一实施方式的数据传输时产生的电流Icc的图。

图17是表示第一实施方式的数据传输时产生的电流Icc的图。

图18是表示比较例的数据传输时的控制信号的电压的时序图。