[发明专利]半导体存储装置

说明书

实施方式提供一种能够高速动作的半导体存储装置。实施方式的半导体存储装置(1)具备：第1存储单元；配线(BLI＜1＞)，连接于所述第1存储单元，在金属配线层(L1)中沿着第1方向(D1)延伸；感测放大器单元(SAU＜1＞)，连接于所述配线(BLI＜1＞)；配线(rBLI＜1＞)，连接于所述感测放大器单元(SAU＜1＞)，在所述金属配线层(L1)中沿着所述第1方向延伸；及锁存电路(XDL＜1＞)，连接于所述配线(rBLI＜1＞)；且所述配线(BLI＜1＞)中朝向所述第1方向那侧的端面和所述配线(rBLI＜1＞)中朝向与所述第1方向相反的方向那侧的端面对向。

[相关申请案]

本申请案享有以日本专利申请案2019-42720号(申请日：2019年3月8日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。

技术领域

实施方式涉及一种半导体存储装置。

背景技术

作为半导体存储装置，已知有NAND(Not And，与非)型闪速存储器。

发明内容

实施方式提供一种能够高速动作的半导体存储装置。

实施方式的半导体存储装置包含：第1存储单元；第1配线，连接于所述第1存储单元，在第1配线层中沿着第1方向延伸；第1感测放大器，连接于所述第1配线；第2配线，连接于所述第1感测放大器，在所述第1配线层中沿着所述第1方向延伸；及第1锁存电路，连接于所述第2配线；且所述第1配线中朝向所述第1方向那侧的端面和所述第2配线中朝向与所述第1方向相反的方向那侧的端面对向。

附图说明

图1是表示包含第1实施方式的半导体存储装置的存储器系统的构成的一个例子的框图。

图2是表示第1实施方式的半导体存储装置的构成的一个例子的框图。

图3是表示第1实施方式的半导体存储装置中的存储单元阵列的电路构成的一个例子的图。

图4是表示第1实施方式的半导体存储装置中的存储单元阵列的截面构造的一部分的一个例子的图。

图5是表示第1实施方式的半导体存储装置中的感测放大器模块及数据寄存器的构成的一个例子的框图。

图6是表示第1实施方式的半导体存储装置中的感测放大器模块的电路构成的一部分的一个例子的图。

图7是表示第1实施方式的比较例的半导体存储装置中多个感测放大器单元SAU与多个锁存电路XDL之间的连接关系的一个例子的图。

图8是表示第1实施方式的半导体存储装置中多个感测放大器单元SAU与多个锁存电路XDL之间的连接关系的一个例子的图。

图9是表示第1实施方式的半导体存储装置的截面构造的一个例子的图。

图10是表示第1实施方式的比较例的半导体存储装置中多个感测放大器单元SAU及总线cDBUS的布局的一个例子的图。

图11是表示第1实施方式的半导体存储装置中多个感测放大器单元SAU及总线DBUS的布局的一个例子的图。

图12是用来比较第1实施方式的半导体存储装置中各金属配线层中的配线的宽度的图。

图13是表示第1实施方式的半导体存储装置中多个感测放大器单元SAU及总线DBUS的布局的另一个例子的图。

图14是表示第1实施方式的半导体存储装置中多个感测放大器单元SAU及总线DBUS的布局的另一个例子的图。

图15是表示第1实施方式的半导体存储装置中多个感测放大器单元SAU及总线DBUS的布局的另一个例子的图。