[发明专利]用于存储单元供应电压的依于行的正电压升压

说明书

本发明涉及用于存储单元供应电压的依于行的正电压升压，揭示一种具有存储器阵列和至少一个正电压升压电路的芯片，其在写入运作期间提供正电压升压脉冲至该数组的该存储单元的上拉晶体管的源极，以将资料数值储存至那些存储单元中，并且，更特定言之，在该写入运作期间与字元线去致动实质同时提供正电压升压脉冲，以确保储存该资料。可使用不同的正电压升压电路将这种脉冲施加至不同的数行，以最小化电能消耗。也揭示一种采用正电压升压电路的存储器阵列运作方法和芯片制造方法，其中，实施后制造测试以识别具有受益于正电压升压脉冲的存储器阵列的芯片，以及正电压升压电路是附接至那些识别的芯片并且运作地连接至该存储器阵列。

技术领域

本发明是涉及存储器阵列(array)(例如，静态随机存取存储器(SRAM)阵列)，且尤是涉及具有存储器阵列的集成电路(IC)结构及制造和运作这种IC结构以强化低电压写入性的方法。

背景技术

本领域技术人员将认识到存储单元尺寸缩放、正单元供应电压(PVCS)降低和程序变化性的组合，可引发存储单元写入性议题。

举例来说，图1是例示传统的六-晶体管(6T)静态随机存取存储器(SRAM)单元100的示意图，其包括一对互补式储存节点(亦即，储存节点真值105和储存节点补值115)，并且连接至SRAM存储器阵列(未显示)内的字元线(WL)140及至一对互补式位元线(亦即，位元线真值131和位元线补值132)。特定言之，此SRAM单元100包括交叉耦接的第一和第二反相器。该第一反相器是连接在正电压轨121与接地轨122之间，并且包括串联连接至第一下拉晶体管102(例如，N-型场效晶体管(NFET))的第一上拉晶体管101(例如，P-型场效晶体管(PFET))。该第一上拉与下拉晶体管101-102之间的储存节点真值105是连接至第一栅极通过晶体管103(例如，NFET)的漏极。该第一栅极通过晶体管103的源极是连接至位元线真值131。该第二反相器也连接在该正电压轨121与该接地轨122之间，并且包括串联连接至第二下拉晶体管112(例如，NFET)的第二上拉晶体管111(例如，PFET)。该第二上拉与下拉晶体管111-112之间的储存节点补值115是连接至第二栅极通过晶体管(例如，NFET)的漏极。该第二栅极通过晶体管113的源极是连接至位元线补值132。该第一和第二栅极通过晶体管103和113的栅极是连接至字元线(WL)140。

在读取运作期间，读取储存在选定的存储单元中的资料数值。为了完成这个，该位元线真值131和该位元线补值132两者均被预充电至正单元供应电压(PVCS)位准，并且，该字元线140被致动(亦即，被充电至该PVCS位准)，以开启该第一和第二栅极通过晶体管103和113。当资料数值「1」被储存在储存节点真值105时，该位元线真值131将仍被充电在该PVCS位准，而该位元线补值132将被放电至接地122。当资料数值「0」被储存在该储存节点真值105时，该位元线真值131将被放电至接地，而该位元线补值132将仍被充电至该PVCS位准。在行(column)的末端的感测放大器(其含有该选定的存储单元)将感测该位元线真值131或该位元线补值132是否具有较高电压位准，并且由此将感测储存在该存储单元中的该资料数值(亦即，「1」，如果该位元线真值131具有该较高的电压位准，以及「0」，如果该位元线补值132具有该较高的电压位准)。

在写入运作期间，资料数值「1」或「0」被写入至选定的存储单元的该储存节点真值105。为了储存资料数值「1」，该位元线真值131仍然被充电在该PVCS位准，而该位元线补值132被放电至接地122。当该字元线140被致动以开启该第一和第二栅极通过晶体管103和113，该资料数值「1」将被储存在该储存节点真值105上。相反地，为了储存资料数值「0」至该储存节点真值105上，该位元线真值131被放电至接地122，而该位元线补值132仍被充电至该PVCS位准。当该字元线140被致动时，该资料数值「0」将被储存至该储存节点真值105上。