[发明专利]静电保护电路及芯片

权利要求书

1.一种静电保护电路，其特征在于，包括：

第一静电旁路，至少包括第一P型晶体管，所述第一P型晶体管的漏极耦接于第一节点，源极耦接于第一电压，栅极通过第一电阻模块连接于第一电压，所述第一节点电连接于信号输入引脚；

第二静电旁路，至少包括第一N型晶体管，所述第一N型晶体管的漏极耦接于所述第一节点，源极耦接于所述第二电压，栅极通过第二电阻模块连接于所述第二电压；

输入缓冲电路，至少包括第二N型晶体管和第二P型晶体管，所述第二N型晶体管的栅极和所述第二P型晶体管的栅极耦接于第二节点；

第三N型晶体管，第一端耦接于所述第一节点，第二端耦接于所述第二节点，控制端耦接于第三节点；

控制模块，第一端耦接于所述第一电压，第二端耦接于所述第二电压，输出端耦接于所述第三节点，用于控制所述第三N型晶体管在ESD电流产生时关断；

其中，所述第一电阻模块和所述第二电阻模块用于提供电阻功能。

2.如权利要求1所述的静电保护电路，其特征在于，所述控制模块包括：

第一电容，第一端耦接于所述第一电压，第二端耦接于第四节点；

第三电阻模块，用于提供电阻功能，第一端耦接于所述第四节点，第二端耦接于所述第二电压；

第一反向器，第一端耦接于所述第一电压，第二端耦接于所述第二电压，第三端耦接于所述第四节点，第四端耦接于所述第三节点。

3.如权利要求1所述的静电保护电路，其特征在于，所述第一电阻模块通过第一电阻实现，或者所述第一电阻模块通过第三P型晶体管实现，所述第三P型晶体管的漏极耦接于所述第一P型晶体管的栅极，所述第三P型晶体管的源极耦接于所述第一电压，所述第三P型晶体管的栅极通过第二电阻连接所述第二电压。

4.如权利要求1所述的静电保护电路，其特征在于，所述第二电阻模块通过第三电阻实现，或者所述第二电阻模块通过第四N型晶体管实现，所述第四N型晶体管的漏极耦接于所述第一N型晶体管的栅极，所述第四N型晶体管的源极耦接于所述第二电压，所述第四N型晶体管的栅极通过第四电阻连接所述第一电压。

5.如权利要求2所述的静电保护电路，其特征在于，所述第三电阻模块通过第五电阻实现，或者所述第三电阻模块通过第五N型晶体管实现，所述第五N型晶体管的漏极耦接于所述第四节点，源极耦接于所述第二电压，栅极通过第六电阻耦接于所述第一电压。

6.如权利要求1所述的静电保护电路，其特征在于，还包括：

第一二极管，正极耦接于所述信号输入引脚，负极耦接于所述第一电压；

第二二极管，负极耦接于所述信号输入引脚，正极耦接于所述第二电压；

第七电阻，第一端耦接于所述信号输入引脚，第二端耦接于所述第一节点。

7.如权利要求1所述的静电保护电路，其特征在于，所述输入缓冲电路通过第二反向器实现，所述第二反向器由所述第二P型晶体管和所述第二N型晶体管组成，所述第二反向器的第一端耦接于所述第一电压，第二端耦接于所述第二电压，第三端耦接于所述第二节点，第四端耦接于内部电路。

8.如权利要求1所述的静电保护电路，其特征在于，所述输入缓冲电路通过施密特触发器实现，所述施密特触发器由第四P型晶体管、所述第二P型晶体管、所述第二N型晶体管、第六N型晶体管、第五P型晶体管、第七N型晶体管组成，所述施密特触发器的第一端耦接于所述第一电压，第二端耦接于所述第二电压，第三端耦接于所述第二节点，第四端耦接于内部电路。

9.一种芯片，其特征在于，一或多个管脚电连接如权利要求1～8任一项所述的静电保护电路。