[发明专利]半导体的图案化离散纳米级掺杂、所述半导体的制造方法和包含所述半导体的制品

说明书

本文公开了一种用于掺杂衬底的方法，所述方法包括在衬底上设置包含含掺杂物的共聚物和溶剂的组合物；并且将衬底在750℃至1300℃的温度下退火0.1秒至24小时，以使掺杂物扩散到衬底中；其中含掺杂物的共聚物包含不含掺杂物的聚合物和含掺杂物的聚合物；并且其中含掺杂物的聚合物是具有共价键合或离子键合的掺杂物原子的聚合物，并且以比不含掺杂物的聚合物更小的体积分数存在。

背景技术

本公开涉及半导体的图案化离散纳米级掺杂、所述半导体的制造方法和包含所述半导体的制品。更具体地，本公开涉及经由设置在衬底上的含掺杂物的共聚物膜进行的衬底的图案化离散纳米级掺杂。

将电子设备缩小到纳米范围(尺寸小于100纳米(nm))的挑战之一是实现半导体材料在小于10纳米的尺寸范围内的受控掺杂。例如，当晶体管栅极长度快速接近小于10nm的尺寸范围时，纳米长度尺度上的高导电性超浅结用于按比例缩小晶体管尺寸以获得更快的晶体管速度和更高的组装密度。此外，已经证明了多种先进的非平面或“3D”设备设计，诸如FINFET或纳米线晶体管，在有限的区域内提供改进的栅极电极接触，并因此更好地控制沟道，从而允许非常小的电流在设备处于“关闭”状态时通过主体泄漏。这进而能够使用更低的阈值电压并且获得更好的性能和功率。在这些“3D”设备中控制均匀共形掺杂是困难的。

CMOS(互补金属氧化物半导体)技术对于现代半导体制造是重要的。在CMOS的制造工艺中，需要在同一衬底上并排产生NMOS(负沟道金属氧化物半导体)和PMOS(正沟道金属氧化物半导体)以使衬底起作用。NMOS使用驻留在更深、更宽的轻p型掺杂区内部的n型掺杂阱，并且对于PMOS反之亦然。这种类型的架构设计在相同区域上使用对应的掺杂工艺，因此对于非平面3D设备的制造提出了更加困难的挑战。

当前的方法不适用于掺杂到小于10nm的深度。离子注入涉及用高能掺杂物离子轰击硅衬底，这些高能掺杂物离子代替衬底晶格中的硅原子。然而，该方法还在晶格中产生点缺陷和空位，它们与掺杂物相互作用以拓宽结分布，从而限制小于10nm的掺杂分布的形成。此外，离子注入总体上是定向的，从而使它与非平面的、纳米结构化材料不相容。另一方面，当在小于10nm的深度进行掺杂时，常规的固体源扩散过程缺乏控制和均匀性。

单层掺杂过程克服了当前技术的困难，并获得了具有高面均匀性的高质量的小于5nm的掺杂分布。在此过程中，在硅表面上形成高度均匀的共价键合的含掺杂物的小分子的单层。在随后的热退火步骤中，掺杂物原子扩散到硅晶格中。这种方法已经证明了迄今为止报道的最浅的结，对于p型掺杂和n型掺杂都具有低的薄层电阻率，并且与非平面的、受限尺寸的纳米结构化衬底相容。然而，单层掺杂策略使用了几个繁琐的步骤。首先，在无氧气氛中(即，在惰性气氛或真空中)进行含掺杂物的小分子的沉积，以防止氧化污染。此外，在退火步骤之前，在表面功能化硅衬底的顶部上蒸发氧化硅覆盖层，以实现掺杂物原子向硅衬底中的有效扩散。覆盖层的蒸发需要大致约10^-6托的高真空。

因此，希望开发一种在不使用高真空且不使用蚀刻的情况下在环境条件中掺杂衬底的方法。

发明内容

本文公开了一种用于掺杂衬底的方法，所述方法包括在衬底上设置包含含掺杂物的共聚物和溶剂的组合物；并且将衬底在750℃至1300℃的温度下退火0.1秒至24小时，以使掺杂物扩散到衬底中；其中含掺杂物的共聚物包含不含掺杂物的聚合物和含掺杂物的聚合物；并且其中含掺杂物的聚合物是具有共价键合或离子键合的掺杂物原子的聚合物，并且以比不含掺杂物的聚合物更小的体积分数存在。

本文还公开了一种组合物，所述组合物包含含掺杂物的共聚物；其中含掺杂物的共聚物包含不含掺杂物的聚合物和含掺杂物的聚合物；并且其中含掺杂物的聚合物是具有共价键合的掺杂物原子的聚合物，并且以比不含掺杂物的聚合物更小的体积分数存在；和溶剂。