[发明专利]一种延时链多行读取阵列和补偿电路结构

权利要求书

1.一种延时链多行读取阵列和补偿电路结构，其特征在于，所述电路结构包括延时链电路信号产生电路、6T单元阵列电路和电流镜补偿电路，所述6T为6晶体管，其中：

所述延时链电路信号产生电路利用延时链电路来产生控制字线WL的信号，该延时链电路信号产生电路的器件包括多个反相器，前一个反相器的输出连接后一个反相器的输入，串联在一起，通过调节反相器数目和规格参数得到成比例的脉冲信号，将输出的脉冲信号与WL信号相接成与门的两个输入端，得到控制信号8T，4T，2T和1T，并输入到所述6T单元阵列电路；

所述6T单元阵列电路包括单元I0，I1、I2、I3和6T，其中，所述单元I0是一个交叉耦合的反相器，它与传统的6T单元中交叉耦合反相器是一样的，整个阵列是6T单元阵列；

所述电流镜补偿电路包括PMOSFET晶体管M0、PMOSFET晶体管M1、NMOSFET晶体管M2、NMOSFET晶体管M3，其中：

PMOSFET晶体管M0的源极接VDD，漏极与PMOSFET晶体管M1的漏极连接，栅极连接控制信号WLB3，其中该控制信号WLB3是由所述延时链电路信号产生电路产生的控制信号8T、4T、2T、1T中的8T控制信号；

PMOSFET晶体管M1的源极连接NMOSFET晶体管M2的漏极和栅极，并和NMOSFET晶体管M3的栅极连接，PMOSFET晶体管M1的栅极连接至位线BLB，当电压达到PMOSFET晶体管M0开启所需的电压时，该电流镜补偿电路开始工作；

NMOSFET晶体管M2的源极连接地；

NMOSFET晶体管M3的漏极连接位线BLB，且该NMOSFET晶体管M3的源极连接地；

利用WLB3信号和PMOSFET晶体管M0来控制所述电流镜补偿电路的开启，位线BLB通过复制的电流通路放电，从而达到补偿的目的。

2.如权利要求1所述延时链多行读取阵列和补偿电路结构，其特征在于，所述控制信号8T，4T，2T、1T与所述6T单元阵列电路的连接关系为：

PMOSFET晶体管P4的栅极与PMOSFET晶体管P5的栅极相连，并接预充电压Precharge_B，Precharge_B接VDD；

PMOSFET晶体管P4的源极与PMOSFET晶体管P5的源极相连并接VDD；PMOSFET晶体管P4的漏极与余下的NMOSFET晶体管N7，N9，N11，N13的源极相接；

PMOSFET晶体管P5的漏极与余下的NMOSFET晶体管N8，N10，N12，N14的源极相接；

NMOSFET晶体管N7的栅极与NMOSFET晶体管N8的栅极相接，并接8T控制信号；

NMOSFET晶体管N9的栅极与NMOSFET晶体管N10的栅极相接，并接4T控制信号；

NMOSFET晶体管N11的栅极与NMOSFET晶体管N12的栅极相接，并接2T控制信号；

NMOSFET晶体管N13的栅极与NMOSFET晶体管N14的栅极相接，并接1T控制信号。

3.如权利要求1所述延时链多行读取阵列和补偿电路结构，其特征在于，所述6T单元阵列电路中单元I0的具体电路连接关系为：

PMOSFET晶体管P6的漏极，与PMOSFET晶体管P7的栅极、NMOSFET晶体管N6的栅极、NMOSFET晶体管N5的漏极电连接；

PMOSFET晶体管P7的漏极，与PMOSFET晶体管P6的栅极、NMOSFET晶体管N5的栅极、NMOSFET晶体管N6的漏极连接；

NMOSFET晶体管N5的源极与NMOSFET晶体管N6的源极相接并接地；

PMOSFET晶体管P6的源极与PMOSFET晶体管P7的源极相接并接VDD；

NMOSFET晶体管N7的漏极与I0单元中PMOSFET晶体管P6的漏极及NMOSFET晶体管N5的漏极电连接，NMOSFET晶体管N7的栅极与NMOSFET晶体管N8的栅极电连接，NMOSFET晶体管N7的源极接位线BL；

NMOSFET晶体管N8的漏极与PMOSFET晶体管P7的漏极及NMOSFET晶体管N6的漏极电连接，NMOSFET晶体管N8的源极接位线BLB；

NMOSFET晶体管N7的栅极和NMOSFET晶体管N8栅极连接并连接字线WL。

4.如权利要求1所述延时链多行读取阵列和补偿电路结构，其特征在于，所述6T单元阵列电路中6T单元的电路结构具体为：

VDD和PMOSFET晶体管P1的源极电连接，同时VDD也与PMOSFET晶体管P2的源极电连接；NMOSFET晶体管N1的源极NMOSFET晶体管N2的源极电连接并接地；

PMOSFET晶体管P1的漏极，与PMOSFET晶体管P2的栅极、NMOSFET晶体管N2的栅极、NMOSFET晶体管N1的漏极电连接；

PMOSFET晶体管P2的漏极，与PMOSFET晶体管P1的栅极、NMOSFET晶体管N1的栅极、NMOSFET晶体管N2的漏极连接；

NMOSFET晶体管N3的漏极与PMOSFET晶体管P1的漏极及NMOSFET晶体管N1的漏极电连接，NMOSFET晶体管N3的栅极与NMOSFET晶体管N4的栅极连接，NMOSFET晶体管N3的源极接位线BL；

NMOSFET晶体管N4的漏极与PMOSFET晶体管P2的漏极及NMOSFET晶体管N2的漏极电连接，NMOSFET晶体管N4的源极接位线BLB；

NMOSFET晶体管N3的栅极和NMOSFET晶体管N4栅极连接并连接地。