[发明专利]一种延时链多行读取阵列和补偿电路结构

说明书

本发明公开了一种延时链多行读取阵列和补偿电路结构，所述电路结构包括延时链电路信号产生电路、6T单元阵列电路和电流镜补偿电路，其中：PMOSFET晶体管M0的源极接VDD，漏极与PMOSFET晶体管M1的漏极连接，栅极连接控制信号WLB3，WLB3信号是由延时链电路信号产生电路产生的控制信号8T、4T、2T、1T中的8T控制信号；PMOSFET晶体管M1的源极连接NMOSFET晶体管M2的漏极和栅极，并和NMOSFET晶体管M3的栅极连接；PMOSFET晶体管M1的栅极连接至BLB；NMOSFET晶体管M2的源极连接地；NMOSFET晶体管M3的漏极连接BLB，且该NMOSFET晶体管M3的源极连接地；利用WLB3信号和PMOSFET晶体管来控制所述电流镜补偿电路的开启，位线(BLB)通过复制的电流通路放电，从而达到补偿的目的。

技术领域

本发明涉及集成电路设计技术领域，尤其涉及一种延时链多行读取阵列和补偿电路结构。

背景技术

近年来，随着机器学习、边缘计算等一些应用领域的迅速发展，对计算速度以及能量效率有了更高的要求。然而传统的冯诺依曼结构计算机其计算与存储分离的特点是阻碍这些应用发展的一个重要因素，为了克服这些传统的冯诺依曼结构所带来的计算限制，提出存内计算的概念。存内计算的优点在于无需把数据传送到处理器中，这样就节省了大量的数据存取的能量。它能够实现多行读取，而传统的SRAM在一次数据读取的进程中只能读取一行数据。存内计算中对多行数据同时进行读取操作，从而减少了内存访问的次数，增加了数据的吞吐量。

多行读取在存内计算中有着重要的地位。多行读取就是多行字线同时开启，多个6T单元同时放电，利用WL的脉冲宽度来调制ΔV_BL的下降幅度，即该技术就是将存储在SRAM中将较高位的单元放电时间延长，较低位的单元放电时间缩短，达到加权读取的效果。它是通过二进制加权WL的脉冲宽度来调制位线(BL/BLB)上的电压降从而读取6T单元中的数据。它的准确度可能会影响计算的准确度。位线(BL/BLB)在放电时，当放电到一定电压时放电速度会变慢，整个放电的波形会有一个弧度，这样在读取电压降得时候，较大的二进制数(例如1111b’)和较小的二进制数(例如0001b’)并不严格成比例，这样会产生计算误差，现有技术还无法解决上述问题。

发明内容

本发明提供一种延时链多行读取阵列和补偿电路结构，利用该电路可以更好的追踪普通位线在读操作中的放电情况，对放电量进行补偿，从而实现更精确的存内计算。

本发明的目的是通过以下技术方案实现的：

一种延时链多行读取阵列和补偿电路结构，所述电路结构包括延时链电路信号产生电路、6T单元阵列电路和电流镜补偿电路，其中：

所述延时链电路信号产生电路利用延时链电路来产生控制字线WL的信号，该延时链电路信号产生电路的主要器件为反相器，前一个反相器的输出连接后一个反相器的输入，串联在一起，通过调节反相器数目和规格参数得到成比例的脉冲信号，将输出的脉冲信号与WL信号相接成与门的两个输入端，得到控制信号8T，4T，2T和1T，并输入到所述6T单元阵列电路；

所述6T单元阵列电路包括单元I0，I1、I2、I3和6T，其中，所述单元I0是一个交叉耦合的反相器，它与传统的6T单元中交叉耦合反相器是一样的，整个阵列是6T单元阵列；

所述电流镜补偿电路包括PMOSFET晶体管M0、PMOSFET晶体管M1、NMOSFET晶体管M2、NMOSFET晶体管M3，其中：

PMOSFET晶体管M0的源极接VDD，漏极与PMOSFET晶体管M1的漏极连接，栅极连接控制信号WLB3，其中该控制信号WLB3是由所述延时链电路信号产生电路产生的控制信号8T、4T、2T、1T中的8T控制信号；