[发明专利]一种嵌入式PXIe总线控制器

权利要求书

1.一种嵌入式PXIe总线控制器，其特征在于，包括硬件组成部分以及逻辑处理组成部分，硬件组成部分包括两片FPGA，每片FPGA具有16个高速串行接口，其中每片FPGA的中的8个高速串行接口接PXIe总线，并以此实现PXIe×8 Gen2.0总线ROOT模式，每片FPGA的中的6个高速串行接口分别接6个万兆以太网口，每片FPGA的中的剩余2个高速串行接口用于两片FPGA之间的高速数据交互；万兆以太网口采用光纤信号，万兆以太网口对外接口为QSFP+封装的光模块；两片FPGA分别有各自的复位信号，复位时间1～2min，并且给机箱背板提供PERST_N信号（低复位），该信号通过机箱背板给到各个slot；同时万兆以太网口部分也使用PCIe模块提供的复位信号；两片FPGA均提供两路100MHz的差分refclk，供机箱背板与插槽子卡使用。

2.根据权利要求1所述的嵌入式PXIe总线控制器，其特征在于，逻辑处理组成部分包括FPGA逻辑模块，FPGA逻辑模块主要由两大部分组成：万兆以太网口通信模块和PCIe模块，其中PCIe模块是整个FPGA逻辑的核心，控制各个模块之间的通信。

3.根据权利要求2所述的嵌入式PXIe总线控制器，其特征在于，PCIe模块包括根复合体、交换开关和端点，根复合体将CPU连接到PCIe线路结构，下挂一个或多个端口，每个端口下挂一个端点设备或者一个交换开关；交换开关具有不少于2个端口，用于多设备互联，能够将事务从任一端口路由到另一个端口；PCIe模块配置各个PCIe设备的相关寄存器，给endpoint设备分配BAR0空间；控制器规定各个设备BAR均使用32位地址，每个PCIeendpoint设备以及PCIe to PCI/PCI-X bridge分别分配了16Mbytes的存储器读写空间，每个PCIe设备分配都分配了BAR0地址；控制器给机箱背板及各个槽位设备分配的BAR范围为F000_0000～FBFF_FFFF；桥卡PCIe AXI Interface Width采用128bit位宽，万兆以太网口的AXI Interface Width采用64bit位宽，采用128bit转64bit的异步FIFO，要求写入FIFO的数据必须是128bit（即4DWORD）的整数倍。

4.控制器接收插槽内子卡的存储器写TLP包，根据数据包中的completer_id识别TLP包数据来源，并且将TLP写入对应的网口发送数据FIFO中。

5.根据万兆以太网口接收的数据，以及上位机与FPGA之间配置信息的帧协议，解析上位机发送的配置信息数据包，帧协议内容主要包括：万兆以太网口的目的IP地址、目的MAC地址、目标端口号，以及配置PXIe机箱插槽板卡数据通过对应的万兆以太网口发送；PCIe模块提供解析后的配置信息及配置使能信号给到各个万兆网口。

6.根据权利要求2所述的嵌入式PXIe总线控制器，其特征在于，万兆以太网口通信模块万兆以太网模块的主要功能实现对外接口数据交互，协定使用UDP通信协议；每片FPGA各有6路万兆以太网口，每个万兆网口的源IP地址、源MAC地址、源端口号均通过FPGA内部逻辑确定，可配置；目的IP地址、目的MAC地址、目的端口号经过上位机配置，否则均为默认值；通过两种配置可形成路由列表，实现PCIe个端点与万兆以太网之间的数据路由；以太网口按照桥接卡与上位机之间的通信协议进行数据交互，采用UDP协议；万兆以太网口接收数据，当检测到协议帧头之后，将数据和使能信号提供给PCIe模块，由PCIe逻辑模块负责解析并且进行相应的控制。