[发明专利]电路、集成电路和形成锁存电路的方法

说明书

由存储器单元形成的锁存器包括配置为接收时钟信号的时钟输入端子、互补第一和第二数据端子以及锁存电路。锁存电路具有第一反相器和第二反相器。第一反相器具有耦合到第一数据端子的输入端子，并且第二反相器具有耦合到第二数据端子的输入端子。第一传输门晶体管耦合在第二反相器的输出端子和第一数据端子之间，并且第二传输门晶体管耦合在第一反相器的输出端子和第二数据端子之间。第一传输门晶体管和第二传输门晶体管的每个都具有耦合到时钟输入端子的栅极端子。第一反相器的输入端子不直接连接到第二反相器的输出端子，并且第二反相器的输入端子不直接连接到第一反相器的输出端子。本发明的实施例还涉及电路、集成电路和形成锁存电路的方法。

技术领域

本发明的实施例涉及电路、集成电路和形成锁存电路的方法。

背景技术

普通类型的集成电路存储器是静态随机存取存储器(SRAM)器件。典型的SRAM存储器器件具有存储器单元或“位单元”的阵列。在一些示例中，每个存储器单元使用连接在上参考电位和下参考电位(通常接地)之间的六个晶体管，使得两个存储节点中的一个可以被要存储的信息占据，其中互补信息存储在另一存储节点中。SRAM单元中的每个位存储在四个晶体管上，四个晶体管形成两个交叉耦合的反相器。另外两个晶体管连接到存储器单元字线，以通过选择性地将单元连接到其位线来控制在读取和写入操作期间对存储器单元的存取。在读取操作中，例如，将存储器单元位线预充电到预定阈值电压。当字线被使能时，连接到位线的感测放大器感测并且输出存储的信息。当处理存储器单元数据时，通常使用连接到位线的输入/输出电路(诸如锁存器)。这种电路通常位于存储器单元阵列的区域之外和周边的外周区域中。

发明内容

本发明的实施例提供了一种电路，包括：时钟输入端子，配置为接收时钟信号；互补的第一数据端子和第二数据端子；第一锁存电路，包括：第一反相器和第二反相器，所述第一反相器具有耦合到所述第一数据端子的输入端子，所述第二反相器具有耦合到所述第二数据端子的输入端子；以及第一传输门晶体管和第二传输门晶体管，所述第一传输门晶体管耦合在所述第二反相器的输出端子和所述第一数据端子之间，所述第二传输门晶体管耦合在所述第一反相器的输出端子和所述第二数据端子之间，所述第一传输门晶体管和所述第二传输门晶体管的每个具有耦合到所述时钟输入端子的栅极端子；其中，所述第一反相器的输入端子不直接连接到所述第二反相器的输出端子，并且其中，所述第二反相器的输入端子不直接连接到所述第一反相器的输出端子。

本发明的另一实施例提供了一种集成电路，包括：衬底，具有位单元区域和位于所述位单元区域外部的外周区域；多个静态随机存取存储器位单元，形成在所述位单元区域中；以及锁存电路，形成在所述位单元区域中并且耦合到所述多个静态随机存取存储器位单元中的至少一个。

本发明的又一实施例提供了一种形成锁存电路的方法，包括：在衬底的位单元区域中提供第一存储器单元，所述第一存储器单元包括：字线；互补的第一位线和第二位线；第一反相器和第二反相器，所述第一反相器包括第一PMOS/NMOS晶体管对，所述第二反相器包括第二PMOS/NMOS晶体管对；第一传输门晶体管，耦合在所述第一位线和所述第二反相器的输出之间，并且具有耦合到所述字线的栅极；第二传输门晶体管，耦合在所述第二位线和所述第一反相器的输出之间，并且具有耦合到所述字线的栅极；将所述第一PMOS/NMOS晶体管对的栅极直接耦合到所述第一位线；将所述第二PMOS/NMOS晶体管对的栅极直接耦合到所述第二位线；以及耦合所述字线以接收时钟信号。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。另外，附图是示出性的，作为本发明的实施例的示例，而不旨在是限制性的。

图1A是示出根据一些实施例的集成电路器件的示例的框图。

图1B是示出根据一些实施例的一些公开的示例中使用的示例6T存储器单元的电路图。