[发明专利]一种调整采样相位的方法及串行闪存控制器

说明书

本申请公开了一种调整采样相位的方法及串行闪存控制器，该串行闪存控制器包括处理通路，处理通路包括延迟电路，延迟电路中的寄存器接收相位差调整信号；延迟电路中的调整延迟电路与寄存器连接，根据相位差调整信号对随路时钟信号或第一数据信号进行延迟，以使得随路时钟信号与第一数据信号的相位差在第一预设范围以内；调整延迟电路包括多个串联的子延迟电路，子延迟电路的延迟时间为第一时间，随路时钟信号与第一数据信号的初始相位差为第二时间，预设数量与第一时间以及第二时间相关联。通过上述方式，本申请能够调整随路时钟信号与第一数据信号的相位差，实现对第一数据信号的准确采样，实现数据信号的稳定传输。

技术领域

本申请涉及电子技术领域，具体涉及一种调整采样相位的方法及串行闪存控制器。

背景技术

在利用串行闪存控制器通过串行外设接口(SPI，Serial Peripheral Interface)总线实现对外部串行闪存芯片的访问时，由于环境温度及工作电压的变化，微控制单元(MCU，Microcontroller Unit)芯片内部及串行闪存芯片内部的路径延迟变化明显。此外，SPI总线中不同信号线的印刷线路板(PCB，Printed Circuit Board)走线延迟也可能不一致。

SPI总线中的总线主输出/从输入(MOSI，Master Output/Slave Input)信号到达外部串行闪存芯片时，由于信号延迟的存在，难以在最佳采样位置被随路时钟采样，此外，总线主输入/从输出(MISO，Master Input/Slave Output)MISO信号在随路时钟的驱动下由外部串行闪存芯片发送回控制器时，也可能出现采样点错误的问题。

本申请的发明人在长期研发中发现，利用串行闪存控制器实现外部串行闪存芯片访问时，如果由于环境温度、工作电压变化或者PCB总线延迟不一致而出现SPI总线时序不满足的情况，常用做法是通过降低SPI总线的频率，以性能下降为条件换取功能的正确。通过降低SPI总线频率，即降低串行闪存的访问速度，虽然正常功能可以实现，但是牺牲了性能，可能不能满足一些应用的速度需求。

发明内容

本申请主要解决的问题是提供一种调整采样相位的方法及串行闪存控制器，能够调整随路时钟信号与第一数据信号的相位差，实现对第一数据信号的准确采样，实现数据信号的稳定传输。

为解决上述技术问题，本申请采用的另一技术方案是提供：一种串行闪存控制器，该串行闪存控制器包括处理通路，处理通路包括延迟电路，延迟电路包括：寄存器和调整延迟电路，寄存器用于接收相位差调整信号；调整延迟电路与寄存器连接，用于根据相位差调整信号对随路时钟信号或第一数据信号进行延迟，以使得随路时钟信号与第一数据信号的相位差在第一预设范围以内；其中，调整延迟电路包括多个串联的子延迟电路，每个子延迟电路对应的延迟时间为第一时间，随路时钟信号与第一数据信号之间的初始相位差为第二时间，相位差调整信号用于指示随路时钟信号或第一数据信号经过预设数量个子延迟电路，预设数量与第一时间以及第二时间相关联。

为解决上述技术问题，本申请采用的技术方案是提供：一种调整采样相位的方法，该方法应用于串行闪存控制器，串行闪存控制器包括处理通路，处理通路包括延迟电路，延迟电路包括寄存器以及与寄存器连接的调整延迟电路，该方法包括：寄存器接收相位差调整信号；调整延迟电路根据相位差调整信号对随路时钟信号或第一数据信号进行延迟，以使得经过延迟的随路时钟信号与第一数据信号的相位差在第一预设范围以内；其中，调整延迟电路包括多个串联的子延迟电路，每个子延迟电路对应的延迟时间为第一时间，随路时钟信号与第一数据信号之间的初始相位差为第二时间，相位差调整信号用于指示随路时钟信号或第一数据信号经过预设数量个子延迟电路，预设数量与第一时间以及第二时间相关联。