[发明专利]一种3D NAND存储器及其制备方法在审

专利信息
申请号: 201910640261.2 申请日: 2019-07-16
公开(公告)号: CN110299362A 公开(公告)日: 2019-10-01
发明(设计)人: 殷华湘;侯朝昭;李春龙 申请(专利权)人: 中国科学院微电子研究所
主分类号: H01L27/11524 分类号: H01L27/11524;H01L27/11551
代理公司: 北京知迪知识产权代理有限公司 11628 代理人: 王胜利
地址: 100029 *** 国省代码: 北京;11
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摘要:
搜索关键词: 层间介质层 控制栅极层 层叠结构 沟道层 衬底 沟道 制备 半导体存储器 层叠设置 常规工艺 垂直的 多晶 填充 存储 贯穿
【说明书】:

发明提供一种3D NAND存储器及其制备方法,涉及半导体存储器技术领域,不但可以提高3D NAND存储器的存储密度,还可以用常规工艺即可使沟道层集成在垂直的沟道孔中。一种3D NAND存储器,包括:衬底;设置于所述衬底上的层叠结构;沿所述衬底的厚度方向,所述层叠结构包括交替且层叠设置的多个控制栅极层和多个层间介质层,每个所述控制栅极层位于相邻两个所述层间介质层之间;所述层叠结构包括贯穿所述多个控制栅极层和所述多个层间介质层的沟道孔;所述沟道孔中填充有沟道层,所述沟道层的材料包括多晶Si1‑xGex

技术领域

本发明涉及半导体存储器技术领域,尤其涉及一种3D NAND存储器及其制备方法。

背景技术

在过去几年中,3D NAND(三维闪存存储器)作为一种低成本和高密度存储器备受关注,目前正在大规模生产。作为1X nm节点以下2D NAND(二维闪存存储器)闪存的替代品,已经提出了几种方法来进行垂直堆叠3D NAND单元,例如成本扩展型位(BiCS),太比特储存格数组(TCAT)和堆叠存储阵列晶体管(SMArT)等。

目前的3D NAND器件主要采用多晶硅(poly-Si)作为沟道材料。然而,多晶硅沟道的较低的电子迁移率和高陷阱密度会降低器件的性能,例如读取电流Id较低,阈值电压Vth的变化较大。并且,读取电流Id随着增加堆叠层的增加而降低,这对于增加存储器堆叠层数,并进一步提高存储密度是不利的。尤其是当3D NAND闪存中的堆叠层数达到一定层数(例如128层)时,器件沟道长度的增加导致存储单元读取电流减小,这限制了未来3D NAND堆叠层数的进一步增加。

为了提高存储器的性能,目前常采用选择外延生长的单晶SiGe、单晶Si、单晶III-V化合物等高电子迁移率材料来提高读取电流Id。同时,还可使外延生长材料的晶界和缺陷进一步降低。

为了实现高迁移率沟道在3D NAND器件中的应用,需要采用与工业相关的通心粉器件结构,其结构如右图所示。非常薄的沟道沉积在栅极电介质上以形成通心粉结构,中间空隙填充有电介质。采用通心粉结构可以改善栅极对沟道的控制,并通过控制沟道厚度,使其比耗尽宽度Wd更薄,来抑制关断电流。

然而,对于目前的技术来说,将单晶SiGe、单晶Si、单晶III-V化合物等高电子迁移率材料集成在多层垂直沟道中的工艺十分困难。

发明内容

本发明提供一种3D NAND存储器及其制备方法,不但可以提高3D NAND存储器的存储密度,还可以用常规工艺即可使高迁移率沟道层集成在垂直的沟道孔中。

为达到上述目的,本发明的实施例采用如下技术方案:

第一方面,提供一种3D NAND存储器,包括:衬底;设置于衬底上的层叠结构;沿衬底的厚度方向,层叠结构包括交替且层叠设置的多个控制栅极层和多个层间介质层,每个控制栅极层位于相邻两个层间介质层之间;层叠结构包括贯穿多个控制栅极层和多个层间介质层的沟道孔;沟道孔中填充有沟道层,沟道层的材料包括多晶Si1-xGex。可选的,0.1<x<0.9,多晶Si1-xGex的晶粒直径范围为3nm~300nm,薄膜厚度3nm~500nm。

可选的,沟道孔中还填充有侧壁堆叠结构;在一个沟道孔中,沿沟道孔的一个侧壁指向与其相对的侧壁的方向,侧壁堆叠结构包括依次层叠设置的阻挡层、电荷俘获层、以及遂穿层;阻挡层、电荷俘获层、以及遂穿层均位于沟道孔的侧壁与沟道层之间。

可选的,阻挡层和遂穿层的材料包括氧化绝缘材料,电荷俘获层的材料包括氮化绝缘材料。

可选的,沟道孔中还填充有保护层;保护层位于沟道层背离其所在的沟道孔的侧壁一侧。

可选的,还包括包围控制栅极层的氧化物阻挡层。

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