[发明专利]SRAM的存储单元结构版图、SRAM的存储单元结构及其版图

说明书

本发明涉及SRAM的存储单元结构版图、SRAM的存储单元结构及其版图，涉及半导体集成电路制造方法，在SRAM的存储单元结构中增加两个P型辅助管En1‑1和En1‑2，两个P型辅助管En1‑1和En1‑2把有源区AA连接起来，并两个P型辅助管En1‑1和En1‑2处于常关闭状态而永远无电流通过，所以具有本发明的SRAM的存储单元结构版图的SRAM的存储单元结构的读写操作和现有技术的SRAM的存储单元结构一致，且有效的抑制多晶硅和有源区的桥(bridge)缺陷，降低下拉管PU的电性失配(mismatch)，减少缺陷(defect)带来的器件失效，并其与传统工艺兼容，不增大成本。

技术领域

本发明涉及半导体集成电路制造方法，尤其涉及一种SRAM的存储单元结构版图、SRAM的存储单元结构及其版图。

背景技术

随着计算机和智能手机的发展，其内部核心处理器的频率越来越高，功能也越来越强。静态随机存取存储器(Static Random-Access Memory，SRAM)是随机存取存储器的一种。目前，CPU和片上系统(SoC)约有一半以上的面积为SRAM所占据，这主要得益于SRAM有较高的速度和较小的泄露电流，可以适应CPU/SoC对缓存器的容量、带宽和速度要求。

请参阅图1和图2，图1为典型的1个bit SRAM电路示意图。图2为包括两个图1所示的bit SRAM电路的SRAM版图示意图。如图1所示，现有SRAM的一个存储单元(1个bit)结构由第一NMOS管PG1、第二NMOS管PG2、第一PMOS管PU1、第二PMOS管PU2、第三NMOS管PD1和第四NMOS管PD3这6个晶体管连接而成，第一PMOS管PU1和第二PMOS管PU2作为两个上拉管(PullUp，PU)，第三NMOS管PD1和第四NMOS管PD3作为两个下拉管(Pull Down，PD)，第一NMOS管PG1和第二NMOS管PG2作为选择管。图2中虚线框110内为一个bit SRAM电路的SRAM版图，其第一NMOS管用PG1-1表示，第二NMOS管用PG1-2表示，第一PMOS管PU1-1表示,第二PMOS管用PU1-2表示，其第三NMOS管PD1-1表示，其第四NMOS管用PD1-2表示。图2中虚线框120内为另一个bit SRAM电路的SRAM版图，其第一NMOS管用PG2-1表示，第二NMOS管用PG2-2表示，第一PMOS管用PU2-1表示,第二PMOS管PU2-2表示，其第三NMOS管用PD2-1表示，其第四NMOS管PD2-2表示。如图2所示，每两个上拉管PU占用一段AA pattern(3个POLY Pitch的长度)，如图2中的PU1-1以及PU2-1部分，对于此种存储单元结构，如图2中椭圆形框线130中的部分，如果多晶硅(POLY)由于工艺变化(process variation)导致过短或者偏移(shift)，或者STI Oxide损失过多，都会导致多晶硅下端的有源区有部分露出，导致SiGe生长，引起多晶硅和有源区的桥(bridge)，可参阅图3和图4，图3为SiGe导致的多晶硅和有源区的桥的示意图，图4为沿AA’的剖面图所示的有源区与多晶硅之间的桥的示意图。有源区与多晶硅之间的桥会导致上拉管PU的电性失配(mismatch)，而使得器件失效。

发明内容

本发明的目的在于提供一种SRAM的存储单元结构版图，可有效的抑制多晶硅和有源区的桥(bridge)缺陷，降低下拉管PU的电性失配(mismatch)，减少缺陷(defect)带来的器件失效，并其与传统工艺兼容，不增大成本。