[发明专利]一种基于CNFET的三值SRAM-PUF电路

权利要求书

1.一种基于CNFET的三值SRAM-PUF电路，其特征在于包括4个D触发器、4-16译码器、16个读字行驱动器和16个三值PUF数据生成及输出模块，每个所述的D触发器分别具有时钟端、输入端和输出端，所述的4-16译码器具有4位输入端和16位输出端，所述的4-16译码器用于将其4位输入端接入的4位二进制数据转换为16位二进制数据在其16位输出端输出，每个所述的读字行驱动器分别具有输入端、用于输出读控制信号的读控制端、用于输出读控制信号的反相信号的反相读控制端和用于输出读使能信号的输出端，每个所述的三值PUF数据生成及输出模块分别具有时钟端、输入端、读控制端、反相读控制端、第一输出端和第二输出端，将4个所述的D触发器分别称为第一D触发器、第二D触发器、第三D触发器和第四D触发器，所述的第一D触发器的时钟端、所述的第二D触发器的时钟端、所述的第三D触发器的时钟端、所述的第四D触发器的时钟端和16个所述的三值PUF数据生成及输出模块的时钟端连接且其连接端为所述的三值SRAM-PUF电路的时钟端，用于接入时钟信号；所述的第一D触发器的输出端和所述的4-16译码器的4位输入端中的第1位输入端连接，所述的第二D触发器的输出端和所述的4-16译码器的4位输入端中的第2位输入端连接，所述的第三D触发器的输出端和所述的4-16译码器的4位输入端中的第3位输入端连接，所述的第四D触发器的输出端和所述的4-16译码器的4位输入端中的第4位输入端连接，所述的4-16译码器的16位输出端中的第j位输出端与第j个所述的读字行驱动器的输入端连接，j＝1，2，…，16；第j个所述的读字行驱动器的读控制端和第j个所述的三值PUF数据生成及输出模块的读控制端连接，第j个所述的读字行驱动器的反相读控制端和第j个所述的三值PUF数据生成及输出模块的反相读控制端连接，第j个所述的读字行驱动器的输出端和第j个所述的三值PUF数据生成及输出模块的输入端连接；

每个所述的三值PUF数据生成及输出模块分别包括三值SRAM-PUF单元、第一反相器、第二反相器、第三反相器、第四反相器、第五反相器、第六反相器、第一NMOS管、第二NMOS管、第五D触发器和第六D触发器，所述的三值SRAM-PUF单元具有输入端、反相输入端和输出端，所述的第五D触发器和所述的第六D触发器分别具有时钟端、输入端和输出端，所述的三值SRAM-PUF单元的输入端为所述的三值PUF数据生成及输出模块的读控制端，所述的三值SRAM-PUF单元的反相输入端为所述的三值PUF数据生成及输出模块的反相读控制端，所述的三值SRAM-PUF单元的输出端、所述的第一反相器的输入端和所述的第二反相器的输入端连接，所述的第一反相器的输出端和所述的第一NMOS管的漏极连接，所述的第二反相器的输出端和所述的第二NMOS管的漏极连接，所述的第一NMOS管的源极和所述的第三反相器的输入端连接，所述的第三反相器的输出端和所述的第五反相器的输入端连接，所述的第五反相器的输出端和所述的第五D触发器的输入端连接，所述的第二NMOS管的源极和所述的第四反相器的输入端连接，所述的第四反相器的输出端和所述的第六反相器的输入端连接，所述的第六反相器的输出端和所述的第六D触发器的输入端连接，所述的第五D触发器的输出端为所述的三值PUF数据生成及输出模块的第一输出端，所述的第六D触发器的输出端为所述的三值PUF数据生成及输出模块的第二输出端，所述的第一NMOS管的栅极和所述的第二NMOS管的栅极连接且其连接端为所述的三值PUF数据生成及输出模块的输入端，所述的第五D触发器的时钟端和所述的第六D触发器的时钟端连接且其连接端为所述的三值PUF数据生成及输出模块的时钟端；

所述的三值SRAM-PUF单元包括第一CNFET管、第二CNFET管、第三CNFET管、第四CNFET管、第五CNFET管、第六CNFET管、第七CNFET管、第八CNFET管、第九CNFET管和第十CNFET管；所述的第一CNFET管、所述的第三CNFET管、所述的第五CNFET管、所述的第八CNFET管和所述的第九CNFET管均为P型CNFET管，所述的第二CNFET管、所述的第四CNFET管、所述的第六CNFET管、所述的第七CNFET管和所述的第十CNFET管均为N型CNFET管；所述的第一CNFET管的源极、所述的第三CNFET管的源极和所述的第五CNFET管的源极接入第一电源电压，所述的第七CNFET管的漏极接入第二电源电压，所述的第二电源电压为所述的第一电源电压的一半；所述的第一CNFET管的栅极、所述的第二CNFET管的栅极、所述的第三CNFET管的栅极、所述的第四CNFET管的栅极、所述的第五CNFET管的漏极、所述的第六CNFET管的漏极、所述的第八CNFET管的漏极、所述的第九CNFET管的漏极和所述的第十CNFET管的漏极连接，所述的第一CNFET管的漏极、所述的第二CNFET管的漏极、所述的第六CNFET管的栅极和所述的第八CNFET管的栅极连接，所述的第二CNFET管的源极接地，所述的第三CNFET管的漏极、所述的第四CNFET管的漏极、所述的第五CNFET管的栅极和所述的第七CNFET管的栅极连接，所述的第四CNFET管的源极接地，所述的第六CNFET管的源极接地，所述的第七CNFET管的源极和所述的第八CNFET管的源极连接，所述的第九CNFET管的源极和所述的第十CNFET管的源极连接且其连接端为所述的三值SRAM-PUF单元的输出端，所述的第九CNFET管的栅极为所述的三值SRAM-PUF单元的反相输入端，所述的第十CNFET管的栅极为所述的三值SRAM-PUF单元的输入端；

所述的第一CNFET管的手性向量为(11,0)，所述的第二CNFET管的手性向量为(16,0)，所述的第三CNFET管的手性向量为(19,0)，所述的第四CNFET管的手性向量为(10,0)，所述的第五CNFET管的手性向量为(13,0)，所述的第六CNFET管的手性向量为(13,0)，所述的第七CNFET管的手性向量为(19,0)，所述的第八CNFET管的手性向量为(19,0)，所述的第九CNFET管的手性向量为(10,0)，所述的第十CNFET管的手性向量为(10,0)。