[发明专利]一种基于CNFET的三值SRAM-PUF电路

说明书

本发明公开了一种基于CNFET的三值SRAM‑PUF电路，包括4个D触发器、4‑16译码器、16个读字行驱动器和16个三值PUF数据生成及输出模块，4‑16译码器用于将其4位输入端接入的4位二进制数据转换为16位二进制数据在其16位输出端输出，每个读字行驱动器分别用于输出读使能信号，每个三值PUF数据生成及输出模块分别在一个读字行驱动器的控制下生成响应数据并输出；优点是在保证随机性的基础上，输出响应速度快，电路开销小。

技术领域

本发明涉及一种三值SRAM-PUF电路，尤其是涉及一种基于CNFET的三值SRAM-PUF电路。

背景技术

物理不可克隆函数(Physical Unclonable Functions,PUF)电路是芯片领域的“脱氧核糖核酸(Deoxyribonucleic acid,DNA)特征识别技术”，具有唯一性、随机性和不可克隆性。PUF电路的上述特性，使其可以用于防御攻击。在多层次安全机制中，PUF电路用于公共密钥加密系统的密钥生成、智能卡密钥识别系统、射频识别(Radio FrequencyIDentification,RFID)系统和数字知识产权保护等等。同时，高鲁棒性的PUF电路能有效的完成身份认证和密钥产生，实现PUF电路在不同环境下的正常工作。PUF电路也是信息安全领域硬件识别技术的重要补充，确保安全芯片的健康使用。

现有的一种延迟型三值PUF单元电路主要由输入模块、延迟链、判决器和输出模块这四部分组成。该延迟型三值PUF单元电路结构较为复杂，所用的元件较多，因此开销较大。在电路性能方面，该延迟型三值PUF单元电路需要通过延迟链将三值反相器产生的随机偏差放大，因此其随机性与构成延迟链的延迟单元的数量紧密相关，延迟单元数量越多，其随机性越好，但是随着延迟单位数量的增加，产生三值随机输出响应的速度也就越慢，相应的其开销也会随之增大。

发明内容

本发明所要解决的技术问题是提供一种在保证随机性的基础上，输出响应速度快，电路开销小的基于CNFET的三值SRAM-PUF电路。

本发明解决上述技术问题所采用的技术方案为：一种基于CNFET的三值SRAM-PUF电路，包括4个D触发器、4-16译码器、16个读字行驱动器和16个三值PUF数据生成及输出模块，每个所述的D触发器分别具有时钟端、输入端和输出端，所述的4-16译码器具有4位输入端和16位输出端，所述的4-16译码器用于将其4位输入端接入的4位二进制数据转换为16位二进制数据在其16位输出端输出，每个所述的读字行驱动器分别具有输入端、用于输出读控制信号的读控制端、用于输出读控制信号的反相信号的反相读控制端和用于输出读使能信号的输出端，每个所述的三值PUF数据生成及输出模块分别具有时钟端、输入端、读控制端、反相读控制端、第一输出端和第二输出端，将4个所述的D触发器分别称为第一D触发器、第二D触发器、第三D触发器和第四D触发器，所述的第一D触发器的时钟端、所述的第二D触发器的时钟端、所述的第三D触发器的时钟端、所述的第四D触发器的时钟端和16个所述的三值PUF数据生成及输出模块的时钟端连接且其连接端为所述的三值SRAM-PUF电路的时钟端，用于接入时钟信号；所述的第一D触发器的输出端和所述的4-16译码器的4位输入端中的第1位输入端连接，所述的第二D触发器的输出端和所述的4-16译码器的4位输入端中的第2位输入端连接，所述的第三D触发器的输出端和所述的4-16译码器的4位输入端中的第3位输入端连接，所述的第四D触发器的输出端和所述的4-16译码器的4位输入端中的第4位输入端连接，所述的4-16译码器的16位输出端中的第j位输出端与第j个所述的读字行驱动器的输入端连接，j＝1，2，…，16；第j个所述的读字行驱动器的读控制端和第j个所述的三值PUF数据生成及输出模块的读控制端连接，第j个所述的读字行驱动器的反相读控制端和第j个所述的三值PUF数据生成及输出模块的反相读控制端连接，第j个所述的读字行驱动器的输出端和第j个所述的三值PUF数据生成及输出模块的输入端连接。