[发明专利]一种阵列基板及其制造方法

说明书

本发明提供一种阵列基板及其制造方法。所述阵列基板定义有至少一第一薄膜晶体管和第二薄膜晶体管，所述第一薄膜晶体管的有源层还包括第一轻掺杂漏极和第二轻掺杂漏极，所述第二薄膜晶体管的有源层还包括第三轻掺杂漏极和第四轻掺杂漏极，所述第一轻掺杂漏极的长度小于所述第三轻掺杂漏极的长度。阵列基板的制造方法包括步骤：制造玻璃基板至栅极光阻层步骤，干刻蚀步骤，掺杂形成有源层步骤，制造层间绝缘层和源漏极层步骤。通过阵列基板中的TFT能够实现依据不同宽/长比比例来制作相对应的LDD长度，且能保证同一个TFT两侧的LDD长度相同，从而提高TFT的稳定性。

技术领域

本发明涉及显示领域，尤其涉及一种阵列基板及其制造方法。

背景技术

低温多晶硅薄膜晶体管(Low Temperature poly silicon Thin FilmTransistor，LTPS TFT)具有较高载子迁移率以及较佳的稳定性，广泛的应用在中小尺寸液晶显示器或是AMOLED显示器。LTPS TFT载子的高迁移率特性可以在面板上整合较多的驱动电路以节省驱动IC的成本，也具有缩小面板边框的优势。一般常见的整合电路如移位寄存器(Shift Register)以及多工器(De-Mux)等，这些电路中需要较大的TFT宽/长比(W/L)以提供电路较大的驱动电流。

如图1所示，为现有技术在较大的TFT宽/长比情况下的结构示意图，从下至上依次包括玻璃基板1、缓冲层2、有源层3、第一栅极绝缘层4、栅极层5、层间绝缘层6、源漏极层7。其中有源层3由多晶硅层8两端掺杂形成，其包括源极掺杂区31、漏极掺杂区32，源漏极层7包括与源极掺杂区31电连接的源电极71和与漏极掺杂区32电连接的漏电极72。在漏电极72端电场集中区域容易受到损伤造成TFT特性劣化，形成电场集中区域9。

因对TFT稳定性的要求较高，为了改善LTPS TFT关闭态漏电流以及工作的稳定性，一般会制作轻掺杂漏极(Light Doped Drain，LDD)结构来改善这个问题，现有的技术的LDD制造方法有两种。

如图2所示，是第一种LDD制造方法，采用自对准工艺制作LDD工艺，利用栅极光阻层51图案，在蚀刻工艺制作第二栅极绝缘层41的台阶形状，可以调节栅极层5蚀刻工艺制作不同长度的第二栅极绝缘层41台阶长度，去除光阻后进行N+掺杂，因为第二栅极绝缘层41台阶的结构会阻挡部分的掺杂物进入多晶硅层8内，因此配合第二栅极绝缘层41台阶长度调节N+掺杂工艺，可以同时形成轻掺杂漏极33(N-)与源极掺杂区31(N+)、漏极掺杂区32(N+)区域。但是此种作法在玻璃基板上的第二栅极绝缘层41长度无法依据TFT宽/长比尺寸不同来设计，所以不同宽/长比尺寸的TFT的LDD长度会具有相同的LDD长度，即第一薄膜晶体管10的轻掺杂漏极33长度与第二薄膜晶体管20的轻掺杂漏极33长度相等。为了确保宽/长比比例较大的TFT的稳定性和关态漏电流，必须采用较长的LDD长度结构，因此会牺牲宽/长比比例较小的TFT驱动电流。

如图3所示，是另一种LDD制造方法，采用光阻图案定义LDD与/N+的区域，多晶硅层8图案化完成后，先使用光阻81定义源极掺杂区31(N+)、漏极掺杂区32(N+)区域，然后栅极层5图形化后进行N-掺杂形成轻掺杂漏极33区域，但是形成源极掺杂区31(N+)、漏极掺杂区32(N+)层与栅极层5层图案间一定会存在对位误差，导致TFT两侧的轻掺杂漏极33长度不对称，如L1与L2长度不同，而且玻璃基板1不同区域或是不同玻璃基板1之间的对位误差不尽相同，导致不同区域的TFT稳定性将产生较大的差异性。

发明内容

本发明的目的在于，提供一种阵列基板及其制造方法，以实现阵列基板中的TFT依据不同宽/长比比例制作相对应的LDD长度，且同一个TFT两侧的LDD长度相同，从而提高TFT的稳定性。