[发明专利]能够改善时钟准确性的电路

权利要求书

1.一种能够改善时钟准确性的电路，包含：

一第一加总网络，用来接收一第一正交时钟的一第一相位以及一第二相位，并输出一第二正交时钟的一第一相位；

一第二加总网络，用来接收该第一正交时钟的该第二相位以及一第三相位，并输出该第二正交时钟的一第二相位；

一第三加总网络，用来接收该第一正交时钟的该第三相位以及一第四相位，并输出该第二正交时钟的一第三相位；以及

一第四加总网络，用来接收该第一正交时钟的该第四相位以及该第一相位，并输出该第二正交时钟的一第四相位，其中：

该第一加总网络包含：一第一反相器与一第二反相器，用来分别接收该第一正交时钟的该第一相位与该第二相位，并共同地产生该第二正交时钟的该第一相位；

该第二加总网络包含：一第三反相器与一第四反相器，用来分别接收该第一正交时钟的该第二相位与该第三相位，并共同地产生该第二正交时钟的该第二相位；

该第三加总网络包含：一第五反相器与一第六反相器，用来分别接收该第一正交时钟的该第三相位与该第四相位，并共同地产生该第二正交时钟的该第三相位；以及

该第四加总网络包含：一第七反相器与一第八反相器，用来分别接收该第一正交时钟的该第四相位与该第一相位，并共同地产生该第二正交时钟的该第四相位。

2.如权利要求1所述的电路，其中该第一反相器、该第二反相器、该第三反相器、该第四反相器、该第五反相器、该第六反相器、该第七反相器、以及该第八反相器是相同的，并各自包含一单位元件。

3.如权利要求2所述的电路，其中该单位元件包含一输入引脚、一输出引脚、一电源引脚、以及一接地引脚；该单位元件的一输入是由该输入引脚所接收；该单位元件的一输出是传递到该输出引脚；当该单位元件的该输入为低时，该单位元件的该输出通过该电源引脚被拉升；当该单位元件的该输入为高时，该单位元件的该输出通过该接地引脚被拉低。

4.如权利要求3所述的电路，其中该单位元件包含一NMOS晶体管以及一PMOS晶体管。

5.如权利要求4所述的电路，其中该NMOS晶体管的一源极、一栅极、以及一漏极分别连接至该接地引脚、该输入引脚、以及该输出引脚，而该PMOS晶体管的一源极、一栅极、以及一漏极分别连接至该电源引脚、该输入引脚、以及该输出引脚。

6.如权利要求3所述的电路，其中该单位元件的该电源引脚是连接至一供电节点，而该单位元件的该接地引脚是连接至一接地节点。

7.如权利要求3所述的电路，其中该单位元件的该电源引脚与该接地引脚均连接至一共同牵引信号。

8.如权利要求7所述的电路，其中该共同牵引信号互补于该单位元件的该输入，从而该单位元件的该输出于该单位元件的该输入为低时被拉升，并于该单位元件的该输入为高时被拉低。

9.如权利要求1所述的电路，进一步包含：一第一反相器缓冲器、一第二反相器缓冲器、一第三反相器缓冲器、以及一第四反相器缓冲器分别用来接收该第二正交时钟的该第一相位、该第二相位、该第三相位、以及该第四相位，从而分别输出一第三正交时钟的一第一相位、一第二相位、一第三相位、以及一第四相位。